JPH0244450A - 共通バス二重化回路 - Google Patents
共通バス二重化回路Info
- Publication number
- JPH0244450A JPH0244450A JP63195626A JP19562688A JPH0244450A JP H0244450 A JPH0244450 A JP H0244450A JP 63195626 A JP63195626 A JP 63195626A JP 19562688 A JP19562688 A JP 19562688A JP H0244450 A JPH0244450 A JP H0244450A
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- Japan
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- Pending
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- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000003780 insertion Methods 0.000 description 3
- 230000037431 insertion Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は共通パス二重化回路に関し、特にプラグイン実
装可能なパッケージによシ構成される装置におけるパッ
ケージの活線挿抜時の誤動作を防ぐようにした共通パス
二重化回路に関するものである。
装可能なパッケージによシ構成される装置におけるパッ
ケージの活線挿抜時の誤動作を防ぐようにした共通パス
二重化回路に関するものである。
プラグイン実装可能なパッケージによシ構成される装置
において、信号線のパッケージ間インタフェースに共通
パス方式を用いる場合の構成は、通常、第２図のような
構成をとっておシ、複数個のパッケージ５１〜５Ｎ内の
各インタフ二一スバッファＩＣ７が、それぞれ電源パス
１３．信号パス１４を介して共通に接続されている。
において、信号線のパッケージ間インタフェースに共通
パス方式を用いる場合の構成は、通常、第２図のような
構成をとっておシ、複数個のパッケージ５１〜５Ｎ内の
各インタフ二一スバッファＩＣ７が、それぞれ電源パス
１３．信号パス１４を介して共通に接続されている。
しかし、上述した従来の方式では、第２図のように共通
パスが１本であシ、１個のパッケージ５１〜５Ｎの挿抜
時に過渡的に共通パスが擾乱されるために挿抜に関係な
いパッケージにもエラーが発生するなどの問題があった
。
パスが１本であシ、１個のパッケージ５１〜５Ｎの挿抜
時に過渡的に共通パスが擾乱されるために挿抜に関係な
いパッケージにもエラーが発生するなどの問題があった
。
このような問題点を解決するため、本発明の共通パス二
重化回路は、０系共通パスと、１系共通パスと、電源パ
スと、複数個のパッケージから構成され、前記複数個の
パッケージは、前記０系共通パスに接続された０系イン
タフ二−スバツ７アｘｃ と、該ｏ系インタフ二−スパ
ッ７アＩＣＥ供給される電源をオン／オフできる０系ス
イッチと、前記１系共通パスに接続される１系インタフ
ェースバッファＩＣと、該１系インタ７二−スバツ７ア
ＩＣに供給される電源をオン／オフできる１系スイッチ
を有することを特徴とするものである。
重化回路は、０系共通パスと、１系共通パスと、電源パ
スと、複数個のパッケージから構成され、前記複数個の
パッケージは、前記０系共通パスに接続された０系イン
タフ二−スバツ７アｘｃ と、該ｏ系インタフ二−スパ
ッ７アＩＣＥ供給される電源をオン／オフできる０系ス
イッチと、前記１系共通パスに接続される１系インタフ
ェースバッファＩＣと、該１系インタ７二−スバツ７ア
ＩＣに供給される電源をオン／オフできる１系スイッチ
を有することを特徴とするものである。
したがって、本発明においては、特定のパッケージを挿
抜する前ＫＯ系スイッチまたは１系スイッチのいずれか
をオフにし、その挿抜時は該スイッチをオフにした系で
動作させることＫよシ、挿抜時の誤動作を防止できる。
抜する前ＫＯ系スイッチまたは１系スイッチのいずれか
をオフにし、その挿抜時は該スイッチをオフにした系で
動作させることＫよシ、挿抜時の誤動作を防止できる。
次に１本発明について図面を参照して説明する。
第１図は本発明による共通パス二重化回路の一実施例を
示すブロック図である。この実施例の共通パス二重化回
路は、第１図に示すように、０系共通パスとしてのＯ糸
信号パス１１と、１系共通パスとしてΩ１系信号パス１
２と、電源パス１３と、複数個のパッケージ５１〜５Ｎ
から成シ、これらパッケージ５１〜５Ｎが、それぞれ、
０係信号パス１１に接続される０系インタフェースバッ
ファＩＣ１，！：、このＯ系インタフェースバッファＸ
Ｃに供給される電源をオン／オフする電源スィッチつま
シ０系スイッチ３と、１来信号パス１２に接続される１
系インタ７二−スバツフアＩＣ２と、この１系インタフ
二−スパツ７アＩＣ２に供給される電源をオン／オフす
る電源スィッチつまシ１系スイッチ４とから構成されて
いる。
示すブロック図である。この実施例の共通パス二重化回
路は、第１図に示すように、０系共通パスとしてのＯ糸
信号パス１１と、１系共通パスとしてΩ１系信号パス１
２と、電源パス１３と、複数個のパッケージ５１〜５Ｎ
から成シ、これらパッケージ５１〜５Ｎが、それぞれ、
０係信号パス１１に接続される０系インタフェースバッ
ファＩＣ１，！：、このＯ系インタフェースバッファＸ
Ｃに供給される電源をオン／オフする電源スィッチつま
シ０系スイッチ３と、１来信号パス１２に接続される１
系インタ７二−スバツフアＩＣ２と、この１系インタフ
二−スパツ７アＩＣ２に供給される電源をオン／オフす
る電源スィッチつまシ１系スイッチ４とから構成されて
いる。
このように構成された共通パス二重化回路によると、各
パッケージ５１〜５Ｎのすべてが実装されている通常の
状態においては、０系スイッチ３と１系スイッチ４は両
方ともオンになっておシ、共通パス１１．１２は二重化
されている。そのため、特定のパッケージ（例えばパッ
ケージ５１）を挿抜する場合は、挿抜する前に０系スイ
ッチ３または１系スイッチ４のいずれかをオフにし、そ
の挿抜時はスイッチをオフにした系で動作させることに
よって、挿抜時の誤動作が防止できる。
パッケージ５１〜５Ｎのすべてが実装されている通常の
状態においては、０系スイッチ３と１系スイッチ４は両
方ともオンになっておシ、共通パス１１．１２は二重化
されている。そのため、特定のパッケージ（例えばパッ
ケージ５１）を挿抜する場合は、挿抜する前に０系スイ
ッチ３または１系スイッチ４のいずれかをオフにし、そ
の挿抜時はスイッチをオフにした系で動作させることに
よって、挿抜時の誤動作が防止できる。
以上説明したように１本発明の共通パス二重化回路は、
２本の共通パスを可動するインタフェースバッファＩＣ
の電源をオン／オフするスイッチを有することによって
、パッケージ挿抜時の誤動作を防止することができると
いう効果がある。
２本の共通パスを可動するインタフェースバッファＩＣ
の電源をオン／オフするスイッチを有することによって
、パッケージ挿抜時の誤動作を防止することができると
いう効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来例を示すブロック図である。 １・・・・Ｏ系インタフ二−スバツファＩＣ。 ２・・・・１系インタフェースバッファＩＣ，３・・・
・Ｏ系スイッチ、４・・・・１系スイッチ、５１〜５Ｎ
・・拳・パッケージ、１１・・・・０来信号パス（０系
共通パス）、１２・・・・１来信号ハス（１系共通パス
）、１３ψ・・・電源パス。 第１図 第２図
従来例を示すブロック図である。 １・・・・Ｏ系インタフ二−スバツファＩＣ。 ２・・・・１系インタフェースバッファＩＣ，３・・・
・Ｏ系スイッチ、４・・・・１系スイッチ、５１〜５Ｎ
・・拳・パッケージ、１１・・・・０来信号パス（０系
共通パス）、１２・・・・１来信号ハス（１系共通パス
）、１３ψ・・・電源パス。 第１図 第２図
Claims (1)
- ０系共通パスと、１系共通パスと、電源パスと、複数個
のパッケージから構成され、前記複数個のパッケージは
、前記０系共通パスに接続された０系インタフェースバ
ッファＩＣと、該０系インタフエースバッファＩＣに供
給される電源をオン／オフできる０系スイッチと、前記
１系共通パスに接続される１系インタフェースバッファ
ＩＣと、該１系インタフェースバッファＩＣに供給され
る電源ををオン／オフできる１系スイッチを有すること
を特徴とする共通パス二重化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195626A JPH0244450A (ja) | 1988-08-05 | 1988-08-05 | 共通バス二重化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195626A JPH0244450A (ja) | 1988-08-05 | 1988-08-05 | 共通バス二重化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244450A true JPH0244450A (ja) | 1990-02-14 |
Family
ID=16344295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63195626A Pending JPH0244450A (ja) | 1988-08-05 | 1988-08-05 | 共通バス二重化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244450A (ja) |
-
1988
- 1988-08-05 JP JP63195626A patent/JPH0244450A/ja active Pending
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