JPS6260041A - 入出力制御システム - Google Patents
入出力制御システムInfo
- Publication number
- JPS6260041A JPS6260041A JP60200921A JP20092185A JPS6260041A JP S6260041 A JPS6260041 A JP S6260041A JP 60200921 A JP60200921 A JP 60200921A JP 20092185 A JP20092185 A JP 20092185A JP S6260041 A JPS6260041 A JP S6260041A
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- JP
- Japan
- Prior art keywords
- input
- peripheral control
- bus
- control device
- output
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システム内に用いられる高官頼性の入
出力制御システムに関する。
出力制御システムに関する。
従来、この種の入出力制御システムとしては、第２図の
ブロック図に示す様な周辺制御装置が複数集った構成と
なってい友。この周辺制御装置は、各バス、ｆｆ１Ｏチ
アドレスバス２．データバス３．制御バス４ｔ−通じて
、各ユニット部、即ちプロセッサ部１１．メモ１１邪１
２．入出力ボート邪１３゜１４・・・・・・が接続され
て１つの周辺制御装置となっテイタ。なお、アドレスバ
ス２は、メモリ部１２のアドレスを指定するためのもの
である。従来の構成では、複数の周辺制御装置がそれぞ
れ独立しており、頁機的な関係がなかった。
ブロック図に示す様な周辺制御装置が複数集った構成と
なってい友。この周辺制御装置は、各バス、ｆｆ１Ｏチ
アドレスバス２．データバス３．制御バス４ｔ−通じて
、各ユニット部、即ちプロセッサ部１１．メモ１１邪１
２．入出力ボート邪１３゜１４・・・・・・が接続され
て１つの周辺制御装置となっテイタ。なお、アドレスバ
ス２は、メモリ部１２のアドレスを指定するためのもの
である。従来の構成では、複数の周辺制御装置がそれぞ
れ独立しており、頁機的な関係がなかった。
上述した従来の周辺制御装置は２例えばプロセッサ部１
１の障害が発生したとすると、通常周辺制御装置として
の全機能が停止してしまうという欠点がある。即ち、障
害が発生した周辺制御装置の下位のデバイスは全て入出
力制御システムとして使用できなくなる。この欠点を除
く方法とじては、デバイスのクロスコール化の手法があ
るが、クロスコールの機能がないデバイスについては良
い対策がなかった。
１の障害が発生したとすると、通常周辺制御装置として
の全機能が停止してしまうという欠点がある。即ち、障
害が発生した周辺制御装置の下位のデバイスは全て入出
力制御システムとして使用できなくなる。この欠点を除
く方法とじては、デバイスのクロスコール化の手法があ
るが、クロスコールの機能がないデバイスについては良
い対策がなかった。
本発明の目的は、このような問題点を解決し、ある周辺
制御装置に異常を生じても、各バスを結合することによ
り、制御可能とし、信頼性の高い入出力制御システムを
提供することにある。
制御装置に異常を生じても、各バスを結合することによ
り、制御可能とし、信頼性の高い入出力制御システムを
提供することにある。
本発明の横取は、複数の同種の周辺制御装ｒＩＬを有す
る入出力制御システムにおいて、ある周辺制御装置内の
各バスの全てもしくは一部と他方の同種の周辺制御装置
内の各バスの全てもしくは一部とをそれぞれ同じパス同
志で結合あるいは切離すことのできるパス切換手段と、
このバス切換手段に前記周辺制御装置の一つが異常にな
ったことを検出した時この異常の周辺制御装置と正常な
周辺制御装置との間のバスを結合する切換指令を供給す
る異常検出手段を備えることを特徴とする、〔実施例〕 次に、本発明について図面を参照して説明する。
る入出力制御システムにおいて、ある周辺制御装置内の
各バスの全てもしくは一部と他方の同種の周辺制御装置
内の各バスの全てもしくは一部とをそれぞれ同じパス同
志で結合あるいは切離すことのできるパス切換手段と、
このバス切換手段に前記周辺制御装置の一つが異常にな
ったことを検出した時この異常の周辺制御装置と正常な
周辺制御装置との間のバスを結合する切換指令を供給す
る異常検出手段を備えることを特徴とする、〔実施例〕 次に、本発明について図面を参照して説明する。
早１図は本発明の一実施例の入出力制御システムのブロ
ック図である。本実施例では、同種の二つの周辺制御装
［ｔｌＯ，２０がバス切換手段１を介して接続された入
出力制御システムの場合を示している。これら同種の二
つの周辺制御装置１０゜２０は、入ポカポート部の横取
数が異なるのみで、基本的には同じ形態をとるので、こ
こでは周辺側ａ％１ｔＥｊｌｏについてのみ説明する。
ック図である。本実施例では、同種の二つの周辺制御装
［ｔｌＯ，２０がバス切換手段１を介して接続された入
出力制御システムの場合を示している。これら同種の二
つの周辺制御装置１０゜２０は、入ポカポート部の横取
数が異なるのみで、基本的には同じ形態をとるので、こ
こでは周辺側ａ％１ｔＥｊｌｏについてのみ説明する。
この周辺制御装置ｔｌ Ｏ（２０） ｖＣは、三つのバ
ス即チアドレスバス２ （５）、データバス３（６）。
ス即チアドレスバス２ （５）、データバス３（６）。
制御パス４（７）とがあり、必要に応じてそれぞれのバ
スに各ユニット部が接続される。これら各ユニット部と
しては、プロセッサ部１１（２１）。
スに各ユニット部が接続される。これら各ユニット部と
しては、プロセッサ部１１（２１）。
メモリ部１２（２２）、入出力ボート部１３． （２３
）。
）。
１４（２４）・・・・・・があり、システム構成ｖｃ応
じて入出力ボート部の個数が増減する。入出力ボートに
は、上位装はと接続する入出力ボート部１３（２３）と
、下位装置と揚げする入出力ボート部１４（２４）・・
・・・・とがある。
じて入出力ボート部の個数が増減する。入出力ボートに
は、上位装はと接続する入出力ボート部１３（２３）と
、下位装置と揚げする入出力ボート部１４（２４）・・
・・・・とがある。
これら周辺制御Ａ［１０，２０，＄の同種の各バス、ア
ドレスバス２，５．データバス３．６１ｔｌＪ御バス４
．７は、バス切換手段ＩＶｃよシ、切離しおよび結合が
できるよりになっている。
ドレスバス２，５．データバス３．６１ｔｌＪ御バス４
．７は、バス切換手段ＩＶｃよシ、切離しおよび結合が
できるよりになっている。
通常、バス切換手段１は、各バスを切離した状態にあり
、二つの周辺制御装［１０，２０は、独立に別々の入出
力制御動作を行っているものとする。今、仮りに周辺側
（１１）！ｊ［１１０の入出力ボート部１４ｖｃ接続さ
れるデバイスを情報処理システム内で、特別の意味を持
つもの、即ちシステム運用に不可欠なデバイスとして位
置ずけるものとする。
、二つの周辺制御装［１０，２０は、独立に別々の入出
力制御動作を行っているものとする。今、仮りに周辺側
（１１）！ｊ［１１０の入出力ボート部１４ｖｃ接続さ
れるデバイスを情報処理システム内で、特別の意味を持
つもの、即ちシステム運用に不可欠なデバイスとして位
置ずけるものとする。
例えば、そのデバイスがシステムコンソールＴ、ｓるよ
りな場合を考える。この場合、システムコンソールがダ
ウンすると、情報処理システムの正常な運用ができなく
なる例である。
りな場合を考える。この場合、システムコンソールがダ
ウンすると、情報処理システムの正常な運用ができなく
なる例である。
ここで、初期状態として、入出力ボート１４に接続され
ているデバイスはプロセッサ部１１の制御のもとで動作
している。この状態で、周辺制御装置１０のプロセッサ
部１１．メモリ部１２または入出力ボート部１３ｖｃ障
害を生じ、この異常を検出手段が検出してこの周辺制御
装置１ｏの機能を停止したとする。この際、上位装置は
、周辺制御装ｆ１１０の異常箇所を認識して、この周辺
制御装置１０内の各バスの駆動回路の動作を停止させる
。ここでバス切換手段ｌｖｃよシ周辺制御装置１０と２
０との各バスを結合させると、入出力ボート部１４の−
Ｆ’Ａイスを周辺側！［ｌｌｌ装置２０のプロセッサ部
２１の制御のもとで動作させることができる。
ているデバイスはプロセッサ部１１の制御のもとで動作
している。この状態で、周辺制御装置１０のプロセッサ
部１１．メモリ部１２または入出力ボート部１３ｖｃ障
害を生じ、この異常を検出手段が検出してこの周辺制御
装置１ｏの機能を停止したとする。この際、上位装置は
、周辺制御装ｆ１１０の異常箇所を認識して、この周辺
制御装置１０内の各バスの駆動回路の動作を停止させる
。ここでバス切換手段ｌｖｃよシ周辺制御装置１０と２
０との各バスを結合させると、入出力ボート部１４の−
Ｆ’Ａイスを周辺側！［ｌｌｌ装置２０のプロセッサ部
２１の制御のもとで動作させることができる。
ここで重要な点は、両周辺制ａ装貢＋０．２０の各入出
力ボート部全個別に選択できる様にしておくことである
。
力ボート部全個別に選択できる様にしておくことである
。
以上説明したようｖｃ、本発明は、ある１個の周辺制御
装置の障害により、その周辺制御装置下のデバイスが使
用できなくなるような場合にも、二つの周辺制御装置の
各バスを結合して正常系の周辺側ａ＝ｉａよりそのデバ
イスを制御することにより、可用性の高い入出力制御シ
ステム運用現することができる効果がある。
装置の障害により、その周辺制御装置下のデバイスが使
用できなくなるような場合にも、二つの周辺制御装置の
各バスを結合して正常系の周辺側ａ＝ｉａよりそのデバ
イスを制御することにより、可用性の高い入出力制御シ
ステム運用現することができる効果がある。
駆１図は本発明の一実施例の入出力制御システムのブロ
ック図、第２図は従来の入出力制御システム内の周辺制
御装置のブロック図である。 １・・・・・・パス切換手段、２．５・・・・・・アド
レスバス、：３，６・・・・・・データバス、４．７・
・・・・・制御バス、１０゜２０・・・・・・周辺制御
装置、１１．２１・・・・・・プロセッサ部、１２．２
２・・・・・・メモリ部、１３． １４．２３゜２４・
・・・・・入出力ボート部。 代理人 弁理士 内 原 昔 慕２図
ック図、第２図は従来の入出力制御システム内の周辺制
御装置のブロック図である。 １・・・・・・パス切換手段、２．５・・・・・・アド
レスバス、：３，６・・・・・・データバス、４．７・
・・・・・制御バス、１０゜２０・・・・・・周辺制御
装置、１１．２１・・・・・・プロセッサ部、１２．２
２・・・・・・メモリ部、１３． １４．２３゜２４・
・・・・・入出力ボート部。 代理人 弁理士 内 原 昔 慕２図
Claims (1)
- 複数の同種の周辺制御装置を有する入出力制御システム
において、ある周辺制御装置内の各バスの全てもしくは
一部と他方の同種の周辺制御装置内の各バスの全てもし
くは一部とをそれぞれ同じバス同志で結合あるいは切離
すことのできるバス切換手段と、このバス切換手段に前
記周辺制御装置の一つが異常になったことを検出した時
この異常の周辺制御装置と正常な周辺制御装置との間の
バスを結合する切換指令を供給する異常検出手段を備え
ることを特徴とする入出力制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200921A JPS6260041A (ja) | 1985-09-10 | 1985-09-10 | 入出力制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200921A JPS6260041A (ja) | 1985-09-10 | 1985-09-10 | 入出力制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260041A true JPS6260041A (ja) | 1987-03-16 |
Family
ID=16432487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60200921A Pending JPS6260041A (ja) | 1985-09-10 | 1985-09-10 | 入出力制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260041A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001523858A (ja) * | 1997-11-14 | 2001-11-27 | サン・マイクロシステムズ・インコーポレーテッド | プログラマブル・スイッチを使用した記憶チャネルの区分化 |
-
1985
- 1985-09-10 JP JP60200921A patent/JPS6260041A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001523858A (ja) * | 1997-11-14 | 2001-11-27 | サン・マイクロシステムズ・インコーポレーテッド | プログラマブル・スイッチを使用した記憶チャネルの区分化 |
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