JPH0244433B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、画像処理回路に関し、更に具体的に
云えば、２次元的に走査され量子化された画像デ
ータを補正する為に画像データの各画素に対して
各画素を中心とするあらかじめ定められた領域の
画素データにより補正を行う画像処理回路に関す
る。

一般に画像を走査して得られる信号は、センサ
ーの分解能，ノイズ等により本来の信号と異なる
場合が多い。例えば、第１図ａに示すような本来
はステツプ状の信号であつても、画像を走査して
センサーから得られる信号は、応々にして第１図
ｂのようなノイズ成分を持ち信号の立上り立下り
の鋭どさが低下し、分解能が悪くなつた信号が得
られる。この為第１図ｂの信号を画像を処理する
装置に適した信号に修正する処理が必要である。
例えばノイズ成分を重点的に除去して第１図ｃの
ように処理する。あるいは信号の立上り立下りを
重点的に再生して第１図ｄのように処理する必要
がある。

このような処理は、一般に画像のマスク処理と
呼ばれ、この分野では良く知られており、第１図
ｃのような信号に修正する処理はスムーズ処理と
呼ばれ、第２図ａに示す３×３マスクの重みフイ
ルターを、第１図ｄのような信号に修正する処理
は、エンハンス処理と呼ばれ、第２図ｂに示す５
×５マスクの重みフイルタを使用し、２次元走査
され量子化された画像データの全画像に対して処
理する事により行なつている。

従来、これらの処理は、ソフトウエア的に行な
われる事が多かつた。すなわち、画像データをメ
インメモリに入力し演算回路により各画素と重み
フイルターとの演算を行つていたので、画像デー
タが大きくなるとメインメモリの容量を大きくし
なければならず、又画像データを分割入力して処
理していたのでは、多大の時間を必要として高速
性が得られないという欠点があつた。

従つて、本発明の目的は、画像データを格納す
るメインメモリの容量を低減させるとともに、画
像処理のための演算を高速に行なわせることにあ
る。

本発明の他の目的は、簡単な回路構成で安価に
製作できる画像のマスク処理を行う新規な画像処
理回路を提供することにある。

本発明によれば、画像データの複数ライン分の
データを記憶するメモリと、このメモリへ画像デ
ータを書込む信号により起動されるシーケンス回
路と、このシーケンス回路からのシーケンス信号
により減数を発生する回路と、シーケンス信号に
より定数を発生する回路と、シーケンス回路から
のクロツク信号によりメモリへ画像データを書込
むためのアドレスを発生する回路と、この書込み
アドレスとシーケンス信号により発生させた減数
とを演算し演算結果を画像データを格納するメモ
リのアドレスとして発生する減算回路と、シーケ
ンス信号により発生させた定数と前記メモリから
の読出データとを積算する積算回路とを具備する
ことを特徴とする画像処理回路が得られる。

次に本発明の一実施例を示す図面を参照して本
発明を詳細に説明する。

第３図ａにおいて、２次元量子化された画像デ
ータの〇印で示す中心画素に３×３マスクの重み
フイルターの処理を行う場合、中心画素は“４”
の重み、中心画素の上下左右の４画素に対して
“２”の重み、斜め方向の４画素に対して“１”
の重みがかけられる。

第３図ｂにおいて、１走査の画素数がｍ個の画
像が順次走査され、△印で示すｎ番目の画素が入
力された時、処理されるべき〇印で示す中心画素
と３×３の画素の各座標位置は、下記の通りであ
る。

｛ｎ−（2m＋２），ｎ−（2m＋１），ｎ−2m ｎ−（ ｍ＋２），ｎ−（ ｍ＋１），ｎ− ｍ ｎ−（ ２），ｎ−（ １），ｎ ｝ 次に、本発明の一実施例のブロツク図およびタ
イムチヤートについて説明する。第４図および第
５図において、書込データ４０１は、メモリアト
ルス４０７が指示する番地に書込信号４００によ
り順次メモリ４０に書込まれる。今周期ｎの時、
書込データ４０１がメモリ４０のｎ番地に書込信
号４００により書込されるとする。書込信号４０
０がシーケンス回路４１に入力する事により、シ
ーケンス回路４１が起動され内部にてクロツク
（図示せず）を発生し、シーケンス信号４０２を
出力する。シーケンス信号４０２は、０，１，２
……９と増数する。シーケンス信号４０２は、減
数発生回路４２と定数発生回路４３に入力されて
いる。減数発生回路４２は、第３図ｂに示す３×
３の画素の△印で示すｎ番地に書込まれた画素に
ついての相対アドレス０，０，１，２，ｍ，ｍ＋
１，ｍ＋２，2m＋１，2m＋２をシーケンス信号
４０２に同期させて発生する。定数発生回路４３
は、３×３の画素がアクセスされる順序に対応し
た重み定数（０，１，２，１，２，４，２，１，
２，１）をシーケンス信号４０２に同期させて発
生する。

減算回路４４は、書込アドレス発生回路４５か
らの書込アドレス信号４０６と減数発生回路４２
からの減数４０４を入力し、書込アドレス信号４
０６から減数４０４を減算しメモリアドレス４０
７を出力する。これにより第３図ｂに示す３×３
の画素のアドレスが生成され３×３の画素データ
が読出データ４０８として出力される。定数発生
回路４３からの定数４０５と読出データ４０８と
は積算回路４６に入力し、ここで３×３の画素デ
ータと３×３マスクの重みフイルターの積算演算
がなされる。

各周期において、シーケンス信号４０２が
“０”の時、書込データ４０１が書込信号４００
によりメモリ４０に書込まれる。この時のメモリ
アドレス信号４０７は減数４０４が零であるから
書込アドレス信号４０６と等しい。シーケンス信
号４０２が“１”〜“９”の時、メモリ４０から
３×３の画素データが読出され積算回路４６にて
定数４０５と積算演算される。シーケンス信号４
０２が“９”の時、シーケンス回路４１から書込
みアドレスクロツク４０３が書込アドレス発生回
路４５に出力され、書込アドレス信号４０６が増
数し、次の書込データ４０１及び書込信号４００
を増加させる。

以上、３×３マスクの処理について説明したが
５×５マスクの場合についても、また他のマトリ
クスのマスクの処理についても同様な手段で可能
である。又、さらに高速化する場合には、処理回
路を複数個設けてマスクを分割し分散処理させる
事により容易に実現できる。

本発明は、以上説明したように、シーケンス回
路の出力信号に同期させて画像処理に必要な情報
を順次出力させて積算することによつて、画像処
理に必須なマスク処理を簡単な回路でしかも高速
処理化にも適した回路で構成できるという効果が
ある。更に近年メモリは増々安価で、かつ高速化
されている為、画像処理の効率化において効果が
大きい。

【図面の簡単な説明】

第１図は、画像信号の変化を示すための図、第
２図は代表的な重みフイルターの例を示す図、第
３図ａは画素データと重みフイルターの関連図、
第３図ｂは３×３の画素データの座標位置を示す
図、第４図は本発明の一実施例のブロツク図、第
５図は本発明の一実施例のタイムチヤートを示す
図である。 ４０……メモリ、４１……シーケンス回路、４
２……減数発生回路、４３……定数発生回路、４
４……減算回路、４５……書込アドレス発生回
路、４６……積算回路、４００……書込信号、４
０１……書込データ、４０２……シーケンス信
号、４０３……書込アドレスクロツク、４０４…
…減数、４０５……定数、４０６……書込アドレ
ス、４０７……メモリアドレス、４０８……読出
データ、４０９……積算結果。

Claims (1)

【特許請求の範囲】
1. １ ブロツク分の画像データを記憶するメモリ
   と、前記メモリへ画像データを書込む信号により
   起動されるシーケンス回路と、前記シーケンス回
   路からのシーケンス信号により前記１ブロツク内
   の各画素の相対アドレスを発生する減数回路と、
   前記シーケンス信号により前記１ブロツク内の各
   画素の重み付け定数を発生する定数回路と、前記
   シーケンス回路からのクロツク信号により前記メ
   モリへ前記画像データを書込むアドレスを発生す
   る書込アドレス発生回路と、前記相対アドレスと
   前記書込みアドレスとを演算して演算結果を前記
   メモリの読出しアドレスとして与える減算回路
   と、前記重み付け定数と前記メモリからの読出デ
   ータとを積算する積算回路とを具備することを特
   徴とする画像処理回路。