JPH024297A - データ配列の縦／横変換方式 - Google Patents
データ配列の縦／横変換方式Info
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- JPH024297A JPH024297A JP63154027A JP15402788A JPH024297A JP H024297 A JPH024297 A JP H024297A JP 63154027 A JP63154027 A JP 63154027A JP 15402788 A JP15402788 A JP 15402788A JP H024297 A JPH024297 A JP H024297A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 8
- 238000013075 data extraction Methods 0.000 description 4
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Television Systems (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、文字多重放送の受信装置などに利用されるデ
ータ配列の縦／横変換方式に関するものである。
ータ配列の縦／横変換方式に関するものである。
（従来の技術）
文字多重放送の受信装置では、テレビジョン信号中の所
定箇所から抜き取られたコード形式の文字や符号がキャ
ラクタ・ジェネレータ（ＣＧ）によってドツト・パター
ン形式の文字や符号に変換されてビデオＲＡＭ内に薯込
まれ、ここから所定周期で読出されて表示される。
定箇所から抜き取られたコード形式の文字や符号がキャ
ラクタ・ジェネレータ（ＣＧ）によってドツト・パター
ン形式の文字や符号に変換されてビデオＲＡＭ内に薯込
まれ、ここから所定周期で読出されて表示される。
マスクＲＯＭなどで構成されるキャラクタ・ジェネレー
タ内には、第５図（Ａ）に例示するように、ａ０番地か
らａ１番地までに保持される各８ビツトの８ワードのデ
ータによって数字の「５」のドツト・パターンが構成さ
れている。すなわち、図中の斜線を付した箇所には二値
信号“１”が保持されると共に、その他の箇′所には二
値信号“Ｏ”が保持されている。まず、ａ０番地から８
ビツトのワード（０１１１１１１１）が読出され、続い
てａ５番地から８ビツトのワード（０１００００００）
が読出され、以下同様にして各番地から８ビツトのワー
ドが読出され、ビデオＲＡＭに書込まれる。ビデオＲＡ
Ｍ４から読出されるデータ中の“１″の画素には前景色
が、０″の画素には背景色がそれぞれ割当てられて表示
される。
タ内には、第５図（Ａ）に例示するように、ａ０番地か
らａ１番地までに保持される各８ビツトの８ワードのデ
ータによって数字の「５」のドツト・パターンが構成さ
れている。すなわち、図中の斜線を付した箇所には二値
信号“１”が保持されると共に、その他の箇′所には二
値信号“Ｏ”が保持されている。まず、ａ０番地から８
ビツトのワード（０１１１１１１１）が読出され、続い
てａ５番地から８ビツトのワード（０１００００００）
が読出され、以下同様にして各番地から８ビツトのワー
ドが読出され、ビデオＲＡＭに書込まれる。ビデオＲＡ
Ｍ４から読出されるデータ中の“１″の画素には前景色
が、０″の画素には背景色がそれぞれ割当てられて表示
される。
上記キャラクタ・ジェネレータ内のデータの配列方向と
、ビデオＲＡＭやその後段の表示パネル上のデータ配列
方向とが一致していれば、第５図（Ｂ）に示すように、
「５」が正しい向きで表示される。一方、キャラクタ・
ジェネレータ内のデータの配列と、ビデオＲＡＭや表示
パネル上のデータ配列とが縦横入れ換わっていると、第
５図（Ｂ）に示すように、「５」が横向き表示されてし
まう。
、ビデオＲＡＭやその後段の表示パネル上のデータ配列
方向とが一致していれば、第５図（Ｂ）に示すように、
「５」が正しい向きで表示される。一方、キャラクタ・
ジェネレータ内のデータの配列と、ビデオＲＡＭや表示
パネル上のデータ配列とが縦横入れ換わっていると、第
５図（Ｂ）に示すように、「５」が横向き表示されてし
まう。
従来、上述のような横向きの表示を回避するためにソフ
トウェアによってデータ配列の縦／横変換を行っている
。すなわち、第６図に示すように、キャラクタ・ジェネ
レータから読出したデータがワークＲＡＭ内のＡ０番地
からＡ１番地までに一旦書込まれる。次に、最初のＡ０
番地から左シフトを行わせながらビットＩ）ａｔを読出
し、シフトレジスタに保持させる。続いて、Ａ１番地か
ら左シフトを行わせながらビットＤ＋７を読出し、シフ
トレジスタに左シフトを行わせながらこのＤＩ？を保持
させる。同様の動作を繰り返すことにより、８ワードの
それぞれのＭＳＢのＤｏ？〜Ｄ１．、がシフトレジスタ
に保持され、縦／横変換済みの先頭ワードとしてビデオ
ＲＡＭに書込まれる。同様の縦／横変換処理が、後続の
７個のワードについて繰り返される。
トウェアによってデータ配列の縦／横変換を行っている
。すなわち、第６図に示すように、キャラクタ・ジェネ
レータから読出したデータがワークＲＡＭ内のＡ０番地
からＡ１番地までに一旦書込まれる。次に、最初のＡ０
番地から左シフトを行わせながらビットＩ）ａｔを読出
し、シフトレジスタに保持させる。続いて、Ａ１番地か
ら左シフトを行わせながらビットＤ＋７を読出し、シフ
トレジスタに左シフトを行わせながらこのＤＩ？を保持
させる。同様の動作を繰り返すことにより、８ワードの
それぞれのＭＳＢのＤｏ？〜Ｄ１．、がシフトレジスタ
に保持され、縦／横変換済みの先頭ワードとしてビデオ
ＲＡＭに書込まれる。同様の縦／横変換処理が、後続の
７個のワードについて繰り返される。
（発明が解決しようとする課題）
上記従来の方式では、データ配列の縦／横変換をソフト
ウェアで行っているので、ワークＲＡＭとシフトレジス
タのそれぞれで６４（＝８Ｘ８）回ずつのシフト操作が
必要になる。このため、縦／横変換に時間がかかり、高
速描画が困難になるという問題がある。
ウェアで行っているので、ワークＲＡＭとシフトレジス
タのそれぞれで６４（＝８Ｘ８）回ずつのシフト操作が
必要になる。このため、縦／横変換に時間がかかり、高
速描画が困難になるという問題がある。
（課題を解決するための手段）
本発明に係わるデータ配列の′＃１／横変換方式は、Ｍ
ビットの二値信号の組合せから成るＮ個のワードをＮ個
の並列入力・直列出力シフトレジスタのそれぞれに順次
保持させ、上記シフトレジスタのそれぞれにシフト動作
を行わせながらそれぞれからＭ回にわたってシフト出力
されるＮ個のビットのそれぞれを１ワードとして組合せ
てＮビットの二イ直信号の組合せから成るＭ個のワード
に変換することにより、変換時間の短縮を実現するよう
に構成されている。
ビットの二値信号の組合せから成るＮ個のワードをＮ個
の並列入力・直列出力シフトレジスタのそれぞれに順次
保持させ、上記シフトレジスタのそれぞれにシフト動作
を行わせながらそれぞれからＭ回にわたってシフト出力
されるＮ個のビットのそれぞれを１ワードとして組合せ
てＮビットの二イ直信号の組合せから成るＭ個のワード
に変換することにより、変換時間の短縮を実現するよう
に構成されている。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例）
第１図は、本発明の一実施例を適用する文字多重放送の
受信機の関連部分の構成を示すブロック図であり、１は
ＣＰＵ、２はキャラクタ・ジェネレータ（ＣＧ）、３は
縦／横変換回路、４はビデオＲＡＭ、５はＲＡＭ、６は
表示制御回路、７は文字データ抜取り回路、８は入力イ
ンタフェース回路、９はバス、１０は表示・入力回路で
ある。
受信機の関連部分の構成を示すブロック図であり、１は
ＣＰＵ、２はキャラクタ・ジェネレータ（ＣＧ）、３は
縦／横変換回路、４はビデオＲＡＭ、５はＲＡＭ、６は
表示制御回路、７は文字データ抜取り回路、８は入力イ
ンタフェース回路、９はバス、１０は表示・入力回路で
ある。
縦／横変換回路３は、第２図のブロック図に示すように
、８個のシフトレジスタ１０．１１・・・１７と、８ビ
ツト幅のデータ入力＆？！２０と、８本のロード指令信
号線群２１．２２・・・２８と、シフト指令信号線２９
と、８本の直列出力信号線３０．３１・・・３７と、ラ
ッチ回路４０と、８ビツト幅のデータ出力線５０とから
構成されている。
、８個のシフトレジスタ１０．１１・・・１７と、８ビ
ツト幅のデータ入力＆？！２０と、８本のロード指令信
号線群２１．２２・・・２８と、シフト指令信号線２９
と、８本の直列出力信号線３０．３１・・・３７と、ラ
ッチ回路４０と、８ビツト幅のデータ出力線５０とから
構成されている。
文字データ抜取り回路７は、テレビジョン信号の所定箇
所に挿入されているコード形式の文字データ列を抜取り
、バス９を介してＣＰＵＩに転送する。ＣＰＵ１は、文
字データ抜取り回路７から転送されてきたコード形式の
文字データ列をＲＡＭ５内のバッファ領域に格納すると
共に、ここから１文字ずつ読出して対応のアドレスに変
換しキャラクタ・ジェネレータ２をアクセスすることに
よりドツト・パターンを読出す。ＣＰＵＩは、このキャ
ラクタ・ジェネレータ２から読出した各８ワードの８ビ
ツト幅のデータから成るドツト・パターンについて縦／
横変換が必要と判断すると、このドツト・パターンをバ
ス９経由で縦／横変換回路３に転送する。
所に挿入されているコード形式の文字データ列を抜取り
、バス９を介してＣＰＵＩに転送する。ＣＰＵ１は、文
字データ抜取り回路７から転送されてきたコード形式の
文字データ列をＲＡＭ５内のバッファ領域に格納すると
共に、ここから１文字ずつ読出して対応のアドレスに変
換しキャラクタ・ジェネレータ２をアクセスすることに
よりドツト・パターンを読出す。ＣＰＵＩは、このキャ
ラクタ・ジェネレータ２から読出した各８ワードの８ビ
ツト幅のデータから成るドツト・パターンについて縦／
横変換が必要と判断すると、このドツト・パターンをバ
ス９経由で縦／横変換回路３に転送する。
第３図（Ａ）は縦／横変換前の各８ビツト幅の８ワード
のデータであり、同図（Ｂ）は縦／・横変換後の各８ビ
ツトの８ワードのデータである。
のデータであり、同図（Ｂ）は縦／・横変換後の各８ビ
ツトの８ワードのデータである。
第４図は、第３図のデータの縦／横変換処理中に第２図
中の各部に出現するデータや制御信号を第２図の各部の
番号を付して例示するタイミング・チャートである。
中の各部に出現するデータや制御信号を第２図の各部の
番号を付して例示するタイミング・チャートである。
まず、ＣＰＵＩからバス９上を転送されてきた８ビツト
の先頭ワードＣＤ、。〜Ｄ０．〕がデータ入力線２０上
に出現すると共に、シフトレジスタｌＯのロード指令入
力端子に連なるロード指令信号線２１上にロード指令が
出現する。これにより、８ビツトの先頭ワード（Ｄｏ。
の先頭ワードＣＤ、。〜Ｄ０．〕がデータ入力線２０上
に出現すると共に、シフトレジスタｌＯのロード指令入
力端子に連なるロード指令信号線２１上にロード指令が
出現する。これにより、８ビツトの先頭ワード（Ｄｏ。
〜Ｄ０．〕がシフトレジスタ１０に保持され、直列出力
信号線３０上にはＭ Ｓ Ｂ （Ｄ １１？）が出現す
る。次に、ＣＰＵＩがらバス９上を転送されてきた８ビ
ツトの第２ワード（Ｄ ｌｏ〜Ｄ１．〕がデータ入力線
２０上に出現すると共に、シフトレジスタ１１のロード
指令入力端子に連なるロード指令信号線２２上にロード
指令が出現する。これにより、８ビツトの先頭ワード〔
ＤＩ０〜Ｄ＋？）がシフトレジスタ１１に保持され、直
列出力信号線３１上にはＭＳＢ（Ｄｏ、）が出現する。
信号線３０上にはＭ Ｓ Ｂ （Ｄ １１？）が出現す
る。次に、ＣＰＵＩがらバス９上を転送されてきた８ビ
ツトの第２ワード（Ｄ ｌｏ〜Ｄ１．〕がデータ入力線
２０上に出現すると共に、シフトレジスタ１１のロード
指令入力端子に連なるロード指令信号線２２上にロード
指令が出現する。これにより、８ビツトの先頭ワード〔
ＤＩ０〜Ｄ＋？）がシフトレジスタ１１に保持され、直
列出力信号線３１上にはＭＳＢ（Ｄｏ、）が出現する。
以下同様にして、ＣＰＵＩからバス９上を転送されでき
た８ビツトの各ワードが残りのシフトレジスタに順次保
持されてゆき、最後の第８ワードがシフトレジスタ１７
に保持されるとＣＰＵＩからのデータ転送が終了する。
た８ビツトの各ワードが残りのシフトレジスタに順次保
持されてゆき、最後の第８ワードがシフトレジスタ１７
に保持されるとＣＰＵＩからのデータ転送が終了する。
ＣＰＵＩは、このデータ転送が終了すると、シフト指令
信号線２９上にシフト指令を出力する。
信号線２９上にシフト指令を出力する。
ランチ回路４０は、上記信号線２９上のシフト指令をラ
ッチ指令入力端子に受け、シフトレジスタ１０〜１７の
それぞれから直列出力信号線３０〜３７に出力中のＭＳ
Ｂ群（Ｄｏｔ、Ｄｌｔ・・・・・Ｄ７７〕をラッチして
バス９に連なるデータ出力線５０上に出力する。このラ
ッチ動作と並行して、シフトレジスタ１０〜１７ではシ
フト動作が行われ、直列出力信号線３１〜３７上には、
ＭＳＢの次のビット群ＣＤＯ＆、ＤＩ、、・・・・Ｄ？
１．）が出力される。信号線２９上に次に出力されるシ
フト指令によって上記ビット群が新たにラッチ回路４０
にラッチされると共に、シフトレジスタ１０〜１７にお
けるシフトが行われる。以下同様にして、最本冬ワード
（Ｄｏ。、ＤＩＧ・ ・・・Ｄ、。〕がラッチされデー
タ出力線５０上に出力されるまでシフトとラッチが８回
に渡って繰り返される。
ッチ指令入力端子に受け、シフトレジスタ１０〜１７の
それぞれから直列出力信号線３０〜３７に出力中のＭＳ
Ｂ群（Ｄｏｔ、Ｄｌｔ・・・・・Ｄ７７〕をラッチして
バス９に連なるデータ出力線５０上に出力する。このラ
ッチ動作と並行して、シフトレジスタ１０〜１７ではシ
フト動作が行われ、直列出力信号線３１〜３７上には、
ＭＳＢの次のビット群ＣＤＯ＆、ＤＩ、、・・・・Ｄ？
１．）が出力される。信号線２９上に次に出力されるシ
フト指令によって上記ビット群が新たにラッチ回路４０
にラッチされると共に、シフトレジスタ１０〜１７にお
けるシフトが行われる。以下同様にして、最本冬ワード
（Ｄｏ。、ＤＩＧ・ ・・・Ｄ、。〕がラッチされデー
タ出力線５０上に出力されるまでシフトとラッチが８回
に渡って繰り返される。
ラッチ書込４０に順次保持される縦／横変換済みの８個
のワードは、データ出力線５０とバス９を介してＣＰＵ
Ｉに転送され、ビデオＲＡＭ４に書込まれる。
のワードは、データ出力線５０とバス９を介してＣＰＵ
Ｉに転送され、ビデオＲＡＭ４に書込まれる。
以上、一つのドツト・パターンをビット幅とワード数が
いずれも８のデータで表示する構成を例示した。しかし
ながら、一般にはこれ以外の適宜なビット幅やワード数
も選択できる。
いずれも８のデータで表示する構成を例示した。しかし
ながら、一般にはこれ以外の適宜なビット幅やワード数
も選択できる。
（発明の効果）
以上詳細に説明したように、本発明に係わるデータ配列
の′＃１／横変換力変換方式ビット幅のＮ個のワードを
Ｎ個のシフトレジスタに順次保持させたのち、各シフト
レジスタで同時にシフト動作を行わせながらそれぞれの
シフト出力を１ワードとして組合せて縦／横変換を行う
構成であるから、ソフトウェア処理による従来方式に比
べてシフト回数が大幅に低減され、変換所要時間が大幅
に短縮されるという効果がある。
の′＃１／横変換力変換方式ビット幅のＮ個のワードを
Ｎ個のシフトレジスタに順次保持させたのち、各シフト
レジスタで同時にシフト動作を行わせながらそれぞれの
シフト出力を１ワードとして組合せて縦／横変換を行う
構成であるから、ソフトウェア処理による従来方式に比
べてシフト回数が大幅に低減され、変換所要時間が大幅
に短縮されるという効果がある。
第１図は本発明の一実施例の縦／横変換方式を適用する
文字放送受信装置の構成を示すブロック図、第２図は第
１図の縦／横変換回路の構成を示すブロック図、第３図
は縦／横変換の前後のデータ配列を例示する概念図、第
４図は第２図中の各部に出現するデータや信号を例示す
るタイミングチャート、第５図は縦／横変換の必要性を
説明するための概念図、第６図は従来の縦／横変換方式
を説明するための概念図である。 ｌ・・・ＣＰＵ、２・・・キャラクタ・ジェネレータ、
３・・・縦／横変換回路、４・・・ビデオＲＡＭ、７・
・・文字データ抜取り回路、９・・・ハス、１０〜１７
・・・並列入力・直列出力シフトレジスタ、２０・・・
データ入力線、２１〜２８・・・ロード指令信号線、２
９・・・シフト（ラッチ）指令信号線、３０〜３７・・
・直列出力信号線、４０・・・ランチ回路、５０・・・
データ出力線。 第 図 第 図 （Ａ） ＣＢ） 第 図 （Ｂ） 第 図 （Ａ） （Ｃ） ０’−へ ＜クク
文字放送受信装置の構成を示すブロック図、第２図は第
１図の縦／横変換回路の構成を示すブロック図、第３図
は縦／横変換の前後のデータ配列を例示する概念図、第
４図は第２図中の各部に出現するデータや信号を例示す
るタイミングチャート、第５図は縦／横変換の必要性を
説明するための概念図、第６図は従来の縦／横変換方式
を説明するための概念図である。 ｌ・・・ＣＰＵ、２・・・キャラクタ・ジェネレータ、
３・・・縦／横変換回路、４・・・ビデオＲＡＭ、７・
・・文字データ抜取り回路、９・・・ハス、１０〜１７
・・・並列入力・直列出力シフトレジスタ、２０・・・
データ入力線、２１〜２８・・・ロード指令信号線、２
９・・・シフト（ラッチ）指令信号線、３０〜３７・・
・直列出力信号線、４０・・・ランチ回路、５０・・・
データ出力線。 第 図 第 図 （Ａ） ＣＢ） 第 図 （Ｂ） 第 図 （Ａ） （Ｃ） ０’−へ ＜クク
Claims (1)
- 【特許請求の範囲】 Ｍビットの二値信号の組合せから成るＮ個のワードをＮ
個の並列入力・直列出力シフトレジスタのそれぞれに順
次保持させ、 前記シフトレジスタのそれぞれにシフト動作を行わせな
がらそれぞれからＭ回にわたってシフト出力されるＮ個
のビットのそれぞれを１ワードとして組合せることによ
りＮビットの二値信号の組合せから成るＭ個のワードに
変換することを特徴とするデータ配列の縦／横変換方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154027A JPH024297A (ja) | 1988-06-22 | 1988-06-22 | データ配列の縦／横変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154027A JPH024297A (ja) | 1988-06-22 | 1988-06-22 | データ配列の縦／横変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH024297A true JPH024297A (ja) | 1990-01-09 |
Family
ID=15575305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63154027A Pending JPH024297A (ja) | 1988-06-22 | 1988-06-22 | データ配列の縦／横変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH024297A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57168295A (en) * | 1981-03-30 | 1982-10-16 | Fujitsu Ltd | Rotary circuit for picture |
| JPS57204585A (en) * | 1981-06-12 | 1982-12-15 | Hitachi Ltd | Data conversion system |
| JPS602983A (ja) * | 1983-06-21 | 1985-01-09 | キヤノン株式会社 | 画像処理装置 |
| JPS6358583A (ja) * | 1986-08-29 | 1988-03-14 | Nec Corp | イメ−ジ回転回路 |
-
1988
- 1988-06-22 JP JP63154027A patent/JPH024297A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57168295A (en) * | 1981-03-30 | 1982-10-16 | Fujitsu Ltd | Rotary circuit for picture |
| JPS57204585A (en) * | 1981-06-12 | 1982-12-15 | Hitachi Ltd | Data conversion system |
| JPS602983A (ja) * | 1983-06-21 | 1985-01-09 | キヤノン株式会社 | 画像処理装置 |
| JPS6358583A (ja) * | 1986-08-29 | 1988-03-14 | Nec Corp | イメ−ジ回転回路 |
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