JPH0234967A

JPH0234967A - 半導体装置及び半導体装置の製造方法

Info

Publication number: JPH0234967A
Application number: JP18519288A
Authority: JP
Inventors: Hirobumi Sumi; 博文角; Yuji Komatsu; 裕司小松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-07-25
Filing date: 1988-07-25
Publication date: 1990-02-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置及び半導体装置の製造方法に関し
、特に、ゲート配線構造を改良した半導体装置、及び該
半導体装置の製造方法でゲート配線構造の形成技術を改
良した製造方法に関するものである。

〔発明の概要〕

本発明の半導体装置は、多結晶シリコン層と、モリブデ
ン及びタングステン以外の金属のシリコン化合物層との
間に、モリブデンまたはタングステンのシリコン化合物
層を形成したことにより、モリブデン及びタングステン
以外の金属のシリコン化合物が、多結晶シリコン層に悪
影響を及ぼすことを防止できるようにしたものである。

また本発明に係る半導体装置の製造方法は、同一反応炉
内で、多結晶シリコン層と、モリブデンまたはタングス
テンのシリコン化合物層と、モリブデン及びタングステ
ン以外の金属のシリコン化合物層との３層を連続して形
成することによりゲート配線を形成することによって、
上記半導体装置を信幀性高く得られるようにしたもので
ある。

いる（従来のポリサイド技術については、例えばプレス
ジャーナル社１　月刊　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　
Ｗ。

ｒｌｄＪ１９８７年１２月号１３９頁〜１４８頁、特に
、１４０頁〜１４１頁参照）。

従来知られているポリサイド構造の代表例として、多結
晶シリコン層上にチタンシリサイド゛ｌ″ｉＳｔ、が形
成されて成るものがある。

〔従来の技術〕

従来より半導体装置のゲート配線構造として、種々の構
造が知られている。例えば、いわゆるポリサイド構造が
知られている。ポリサイド構造とは、多結晶シリコン層
上にシリコン化合物層が形成されて成るゲート構造であ
って、Ｐｏ１ｙ−５ｉ　／　５ｉｌｉｃｉｄｅの略とし
てポリサイド構造と称されている。

ポリシリコン・ゲート構造において、このポリサイド・
ゲート構造は、近年の素子の微細化に伴い、その抵抗が
１００Ω／口前後、乃至それ以下の低抵抗であるという
ことより、素子スピードの遅延が回避できるという点で
、すぐれて注目を浴びて〔発明が解決しようとする問題
点〕しかし上記多結晶シリコン層上にチタンシリサイドが形
成されて成る構造においては、チタンがゲート酸化膜へ
進入して、ゲート耐圧の劣化が生じることがあるという
問題がある。

本発明は上記問題点を解決して、ゲート耐圧の劣化が生
じない構造のゲート構造を有する、信頼性の高い半導体
装置を提供せんとするものであり、また、該半導体装置
の製造方法を提供せんとするものである。

〔問題点を解決するための手段〕

本発明に係るゲート配線を有する半導体装置において、
ゲート配線は、多結晶シリコン層と、該多結晶シリコン
層上に形成されたモリブデンまたはタングステンのシリ
コン化合物層と、該シリコン化合物層上に形成されたモ
リブデン及びタングステン以外の金属のシリコン化合物
層との、少なくとも３層から成る。

また、本発明に係るゲート配線を有する半導体装置の製
造方法においては、同一反応炉内で多結晶シリコン層と
、モリブデンまたはタングステンのシリコン化合物層と
、モリブデン及びタングステン以外の金属のシリコン化
合物層との３層を連続して形成することによりゲート配
線を形成する。

本発明は、上記構成によって、前記した問題点を解決し
たものである。

本発明の構成について、後記詳述する本発明の実施例を
示す各図面を参照して説明すると、次のとおりである。

まず、本発明に係る半導体装置の構成について、第１図
（ｇ）、第２図（ｈ″）、第３図（ｇ）を参照して説明
する。

上記各図に例示するように、本発明の半導体装置は、多
結晶シリコン層１１と、該多結晶シリコンｌ１ｉｌｌ上
に形成されたモリブデンまたはタングステンのシリコン
化合物層１２と、該シリコン化合物層１２上に形成され
たモリブデン及びタングステン以外の金属のシリコン化
合物層１３との、少なくとも３層から成るゲート電極１
を有するものである。

次に、本発明に係る半導体装置の製造方法について、第
３図（ａ）〜（ｇ）の例示を参照して説明する。

本発明の製造方法においては、多結晶シリコン層１１の
形成（第３図（ａ））と、モリブデンまたはタングステ
ンのシリコン化合物層１２の形成（第３図（ｂ））と、
モリブデン及びタングステン以外の金属シリコン化合物
層１３の形成（第３図（Ｃ）〜（ｅ））との、３層の形
成を連続して行い、かつこの形成を同一反応炉内で行う
。

具体的には、第３図の実施例にあっては、第３図（ａ）
に示すように多結晶シリコン層１１を形成し、第３図（
ｂ）に示すようにモリブデンまたはタングステンのシリ
コン化合物層１２（図示例ではＷＳｉｘ層）を形成し、
更に、第３図（ｃ）の如くポリシリコン層１３ａの形成
後金属Ｊ１１３ｂ（本例では′ｌ″ｉ層）を形成して（
第３図（ｄ））、アニール処理等のシリサイド化手段を
施し、第３図（ｅ）に示すようにモリブデン及びタング
ステン以外のシリコン化合物層１３（図示例では′ｌ’
　ｉ　Ｓ　ｉ　、層）を形成するのであり、これらを連
続して行い、かつ同一反応炉内で行った。

〔作用〕

本発明の半導体装置は、上記のようにゲート配線構造が
、順次多結晶シリコン層１１、モリブデンまたはタング
ステンのシリコン化合物層１２、モリブデン及びタング
ステン以外のシリコン化合物層１３の３層構造となって
いるので、モリブデン及びタングステン以外のシリコン
化合物層１３が例えばチタンシリサイド層であっても、
該チタンシリサイド層と多結晶シリコン層との間にはモ
リブデンまたはタングステンのシリコン化合物層１２が
介在しており、チタンが多結晶シリコン層１１、更には
ゲート酸化膜３２ａへ進入することが抑止される。上記
モリブデンまたはタングステンのシリコン化合物層１２
は、二酸化シリコン等との反応性が小さく、従って他の
シリコン化合物が半導体層への侵入することを妨げる作
用があるので、これによりあたかもバッファ層として働
くことができ、これにより上記抑止効果を示すものと推
定される。また、多結晶シリコン層１１の上のモリブデ
ンまたはタングステンのシリコン化合物層１２は、これ
を薄く形成することにより、下地である多結晶シリコン
層１１との密着性を保証できる。

また、本発明に係る半導体装置の製造方法は、多結晶シ
リコン層１１とモリブデンまたはタングステンのシリコ
ン化合物層１２とモリブデン及びタングステン以外のシ
リコン化合物層１３　（乃至は該化合物層１３形成用の
多結晶シリコン層１３ａ）を連続して形成するので、従
来の連続的には形成しない場合において、多結晶シリコ
ン層１１とモリブデンまたはタングステンのシリコン化
合物層１２との界面において酸化が起こり、密着性の低
下が生ずることがあったのが、そのおそれがなくなる。

〔実施例〕

以下本発明の実施例について説明する。なお当然のこと
ではあるが、本発明は以下述べる実施例により限定され
るものではない。

第１図を参照する。

本実施例においては、半導体基体２であるシリコン基板
上の絶縁物領域３（ロコス領域３１及び二酸化シリコン
薄膜３２から成る）上に第１図（ａ）に示すように多結
晶シリコン層１１を形成する。具体的には、後にその一
部がゲート酸化膜３２ａ（第１図（ｇ）参照）となる二
酸化シリコン薄膜３２を形成後（該薄膜３２の形成は通
常の酸化膜形成手段を採用できる）、多結晶シリコン層
１１をＣＶＤ法等により形成する。図中、２１はチャネ
ルストップイオン注入領域を示す。

その後、第１図（ｂ）に示すように、タングステンシリ
サイドＷＳｉ、をスパッタ法もしくはＣＶｌ）法により
形成する。ここで得られる層が零発。

明のモリブデンまたはタングステンシリコン化合物層１
２に該当する。但しこの化合物層（ＷＳｉｘ層）の厚さ
は、５００Å以下とする。このようにＷＳｉＳミオを薄
くすることにより、膜応力による該シリコン化合物層１
２の剥離は生じなくなる。

このシリコン化合物層１２の形成は、具体的にはシラン
とフッ化タングステンを用いて、次の反応により生成さ
せた。

ＳｉＨ４＋ＷＦ６　　→ＷＳｉ、＋ＨＦ　　１次に、該
シリコン化合物層１２の上に、第１図（Ｃ）に示すよう
にスパッタ法、もしくはＣＶＩ）法（例えばＳ　ｉ　Ｈ
ａ　＝Ｓ　ｉ　＋　２　Ｈｚの反応を利用）により、多
結晶シリコン２２層１３ａを形成する。

なお図は多結晶シリコンＦｉｌｌ、シリコン化合物層（
ＷＳｉ、層）１２、多結晶シリコン層１３ａが明確な層
構造をなしているように描いたが、実際は連続的に組成
が変化していると考えられる。

次に、第１図（ｄ）に示すように金属層１３ｂとしてチ
タン層を、スパッタ法もしくはＣＶｌ）法により形成す
る。

その後、ＩＲアニール等の熱処理を用いるなどして、該
金属層１３ｂをなすチタンが充分に多結晶シリコンと反
応して、充分にシリサイド化する温度に上げる。

ここで、従来はシリサイド化のために充分に温度を上げ
ようとすると、金属層１３ｂをなす金属が、特に該金属
が本例の如くチタンである場合、これが多結晶シリコン
層１１に進入し、更には核層１１を突き抜けてゲート酸
化膜となるべき二酸化シリコン薄膜３２に進入して耐圧
を劣化させるおそれがあったのに対し、本構造ではシリ
コン化合物層（ＷＳｉＪ層１２層上２これがバッファ層
の機能を果たし、金属（Ｔｉ）の酸化薄膜３２への進入
は抑えられる。

上記シリサイド化アニールにより、第１図（１３）に示
すモリブデン及びタングステン以外の金属のシリコン化
合物層１３であるｌ’１ｓｉｚ層が形成される。

その後、ゲートのバターニングを行い、第１図（ｆ）の
構造を得る。バターニングは、ＲＩＥを用いた通常の手
法を採ることができる。

次いで、二酸化シリコンを堆積し、エッチバックしてサ
イドウオール１４を有する構造とし、ソース／ドレイン
イオン注入を行って、ソース／ドレイン領域４１．４２
を形成する。なお本例の構造では、予めサイドウオール
１４の下部を含めて低濃度イオン注入を施し、低濃度不
純物拡散領域４３．４４を形成して、いわゆるＬｌ）Ｄ
構造とした。

上記により、第１図（ｇ）に示す如き本発明に係る半導
体装置を得た。

第１図（ｇ）の本実施例の半導体装置について、チタン
のＡｇ３深さプロファイルをとったのが、第４図である
。第４図は、横軸にエツチング時間をとり、縦軸にオー
ジェ強度をとったもので、このプロファイルにより、深
さ方向での元素の分布を知ることができる。第４図中、
■で示すのが第１図（ｇ）の構造（但し、１１（にて８
００℃アニール後）におけるチタンのプロファイルつま
す’Ｉ’ｉ　Ｓ　ｉ２　／ＷＳ　ｉｔ　／ポリＳｉ／５
ｉＯｔ構造におけるチタンのプロファイルである。この
プロファイル１から、図中に■で示すＳｉｎ、領域にお
いては、チタンは極めてわずかしか存在しておらず、Ｓ
ｉＯ□へのチタンの進入が抑制されていることがわかる
。これは、ＷＳｉ、層がバッファ機能をもつためと推定
されるが、実際符号■で示すタングステンの分布を示す
プロファイルが存在する部分を境に、急激にチタンの分
布が小さくなっている。なお、■で示す領域が５ｔｏｚ
ｅＩ域に対応するものであることは、第４図に符号１■
で示すＳｉのプロファイル、及び■で示す０（酸素）の
プロファイルから知ることができる。一方、ＷＳｉ。

を有さない従来のＴｉ５ｉｚ／ポリＳｔ／ＳｉＯ□構造
についてチタンのプロファイルをとったものは符号Ｖｌ
で示すが、この図から明確な如く、図のＶｌ’　の部分
でチタンがかなりの量で存在しており、従って５ｉＯｔ
領域■の部分にチタンが進入していることがわかる。よ
って、従来の構造ではチタンがゲート酸化膜に進入し、
特性の劣化をもたらすおそれがあったのに対し、本構造
ではそれが防止されていることがわかる。

このように本実施例では、モリブデンまたはタングステ
ンのシリコン化合物であるＷＳｉ、を介して、それ以外
の金属シリコン化合物であるＴｉ５ｔｔの層を形成した
ので、’ｒｔｓｔ、形成の際のチタンのゲー酸化膜への
進入などが防止できる。

ＷＳ　ｉ、（Ｍｏ　Ｓ　ｉ２　も同じ）は、Ｓｉｎ、等
との反応性が小さいからである。かつ本例では、ＷＳｉ
２膜を薄く形成したので、密着性を保証できる。これら
はＭｏ５ｔ、を用いる場合も同様である。

なお本実施例では、多結晶シリコン層と、モリブデンま
たはタングステンのシリコン化合物層と、それ以外の金
属のシリコン化合物層とは、必ずしもこれらを同一反応
炉内で連続して形成する本発明の方法を採用する必要は
ないが、この方法を用いて多結晶シリコン層、ＷＳｉ、
層、’ｒｉ　Ｓｉ　ｚ層を形成することは好ましいこと
である。

次に、第２図を参照して、本発明の第２の実施例につい
て説明する。本実施例は本発明の半導体装置を、いわゆ
るセルファライン（自己整合的）で形成できるような構
造として具体化したものであり、最終構造は第１図（ｈ
”）に示す。

本例の半導体装置の構造を得るに当たって、最初の工程
は前記第１の実施例と同様であり、第１図（ａ）〜（Ｃ
）までは共通であるので、その後を第２図（Ｃ”）〜（
ｈ゛）に示す。

本例では第１図（ｃ）の構造からゲートバターニングを
行い（ＲＩ　Ｅを用いることができる）、第２図（Ｃ゛
）の構造を得、かつここでＬｌ）ｌ）イオン注入を行っ
て、低濃度不純物拡散領域４３゜４４を得る。

次に、第２図（ｄｏ）に示すように、二酸化シリコン層
５を堆積する。ＣＶＬ）等を利用できる。

次に、該二酸化シリコン層を全面エッチバックして、ゲ
ートに該当する部分の側壁に５ｉｎｚサイドウオール１
４を形成して、第２図（ｅ′）の構造とする。

次に、第２図（ｆ”）に示すようにチタン層１３ｂを形
成する。

次いで、昇温し、例えばＩＲ等によりアニールを施して
、ここでも充分なシリサイド化が起こる温度にするので
あるが、本例ではチタン層１３ｂの下地にシリコン系の
物質が存在している所においてのみシリサイド化が生じ
、よってセルファラインでチタンシリサイドを形成でき
る。即ち、ゲート電極１における、モリブデン及びタン
グステン以外の金属シリコン化合物層１３としてのｌ′
ｉＳｉ、と、基板２上の、’ｌ’１ｓｉｚ層２２が形成
される。ロコス領域３１上、及びサイドウオール１４上
には、チタン層１３ｂが残ることになる。

上記不要な各チタン層１３ｂを除去し、かつソース／ド
レインイオン注入を行って、第２図（ｈ’）に示す本例
の半導体構造が得られる。

本実施例も、本発明の製造方法により好ましく製造でき
るが、これに限定されない。

次に、第３図を参照して、本発明の第３の実施例を説明
する。

この実施例は、本発明に係る半導体の製造方法を具体化
したものである。

本実施例は、少なくとも第３図（ａ）〜（Ｃ）に示す工
程を、同一反応炉内で、連続して行い、かづ少なくとも
第３図（ｄ）、　　（ｅ）の工程をも、同一反応炉内で
行うものである。

まず、第３図（ａ）に示すように、基板２上に二酸化シ
リコン薄膜３２（後にその一部がゲート酸化膜３２ａに
なるもの）を形成後、ＣＶＩ）法でｓ　ｉ　）１４熱反
応（５５０℃で行った）により、多結晶シリコン層１１
を５００人堆積して形成した。

なお３１はロコス領域であり、二酸化シリコン薄膜３２
とともに酸化領域３を形成している。

次に、ＳｉＨ，ガスにＷＦ６を加え、ＷＳｉｘ（Ｘ≧２
．６）を３００人程０堆積する。これによりシリコン化
合物層１２を有する第３図（ａ）の構造を得る。

次に、Ｗ　Ｆｂのガスを止め、ＳｉＨ４によりポリＳｔ
を７００人堆積する。これにより多結晶シリコン層１３
ａを有する第３図（Ｃ）の構造を得る。

ここでは上記の一連の反応つまり、ＳｉＨ４→Ｓｉ＋Ｈｚ　　↑ Ｓ　　ｉＨ，＋ＷＦ　　６　４ＷＳ　　ｉ　　　ｘ＋Ｈ
Ｆ　　↑ｓ　ｔ　１−１４→Ｓｉ＋）ｉ、　　↑の反応
を同一炉内で連続して行い、これにより多結晶シリコン
層１１、タングステンまたはモリブデンのシリコン化合
物層１２、多結晶シリコン層１３ａを形成した（本例で
は具体的には、ポリＳｉ／ＷＳｉｘ／ポリＳｉの構造）
。このように連続的に形成するため、従来連続的に形成
しない場合、多結晶シリコン層とシリコン化合物層との
間、例えばポリＳｉ／ＷＳｉｘとの界面において酸化が
起こり、密着性の低下のおそれがあったが、その可能性
がなくなる。即ち非連続的であると、どうしても多結晶
シリコン層の表面が自然酸化して、密着性の低下をもた
らすが、このように連続的形成とすることにより、その
おそれがなくなるのである。

更に本実施例では、５ｉＷｘのＷをＸ≧２．６とし、Ｘ
が２を越えるものとしたので、ＷＳ　ｉ、に対する余剰
Ｓｉが存在することになるが、この余剰Ｓｔは、ＷＳ　
ｉ２の周囲（界面）に析出している。つまり、５ｉＷｘ
層の周囲部分がＳｉリッチになっている。これは本発明
者らがＡｕｇｅｒ電子分光法により確かめたことである
。従って余剰Ｓｉと多結晶シリコンとが連続的に層形成
されることになり、密着性は一層向上している。即ち、
本例のポリＳ　ｉ　／　ＷＳｉ　Ｘ　／ポリＳｔは、図
では明確に区画しであるが、実際は連続的に組成が変化
して互いに密着性が良好になっているものと考えられる
。更に、本実施例でも、シリコン化合物層１２であるＷ
Ｓｉｘ層はその膜厚を３００人程変色薄くしたため、膜
応力は小さく、密着性は良好である。

第３図（Ｃ）の構造を得た後、更に同一反応炉内で、本
例ではチタンをスパッタ、もしくはＣＶＤすることによ
り５００人堆積して、金属層１３ｂを得、第３図（ｄ）
のようにした。

次いで、昇温し、８００℃程度のＩＲアニールを行い、
シリサイド化を行って、’ｌ’１ｓｉｚとして、モリブ
デン及びタングステン以外のシリコン化合物層１３であ
るｌ’１ｓｉｚ層を形成し、第３図（ｅ）の構造を得た
。

次に、適宜手段によりゲートバターニングを行い、第３
図（ｆ）の構造とし、更にゲート酸化膜３２ａを残して
二酸化シリコン薄膜３２をエツチング除去し、かつＬＬ
）Ｌ）イオン注入により低濃度不純物拡散領域４３．４
４を形成して、第３図（ｇ）の構造とした。この後、ソ
ース／ドレインイオン注入を施してソース／ドレイン領
域を形成することにより、ＭＯＳトランジスタが得られ
る。

本実施例の上記プロセスを行うと、シート抵抗１Ω／口
程度のゲート電極１の構造が得られ、かつシリサイドの
はがれも生じなくなる。かつ本例でもＷＳ　ｉｔ　　（
ＷＳ　ｉ　ｘ）層がバッファ層として働くため、チタン
進入によるゲート耐圧の低下はなくなる。

〔発明の効果〕

上述の如く本発明によれば、シリコン化合物層を有する
ゲート構造について、ゲート耐圧の劣化の生じないゲー
ト電極を有する信頬性の高い半導体装置を提供すること
ができ、かつ該半導体装置の良好な製造方法を提供でき
る。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）、第２図（Ｃｏ）〜（ｈ゛）、第
３図（ａ）〜（ｇ）は、ぞれぞれ本発明の第１、第２、
第３の実施例を工程順に示すものである。第４図は、本発明の詳細な説明するための図である。１・・・ゲート電極、１１・・・多結晶シリコン層、１
２・・・モリブデンまたはタングステンのシリコン化合
物層、１３・・・モリブデン及びタングステン以外のシ
リコン化合物層。工程［］（′久万芭イ列（１）　）第１図工禾呈１日（寅万世イ列（１））工脛圃（実たづ列（２））第２図工乃口（突た例（２））第２図続正書（方式）％式％１、事件の表示　　昭和６３年特許願第１８５１９２号
２、発明の名称　　半導体装置及び半導体装置の製造方
法３、補正をする者事件との関係　特許出願人住所　　東京部品用区北品用６丁目７番３５号名称　（
２１８）ソニー株式会社４、代理人住所　　〒１０２東京都千代田区二番町１１番９号ダイアパレス二番町５０６号電話　０３　（２２１）１９２２ＦＡＸ　　　０３　　（２２１）１９２４（１）明細書
中、第５頁最下行の［第２図（ｈ’）Ｊを「第２図（Ｈ
）」と補正する。（２）同、第１５頁８行の「第１図（ｈ’）Ｊを「第２
図（Ｈ）と補正する。（３）同、第１５頁１２行のｒ（ｃ’）〜（ｈ’）Ｊを
「（Ｃ）〜（Ｈ）」と補正する。（４）同、第１５頁下から６行の「第２図（ｃ’）Ｊを
「第２図（Ｃ）」と補正する。（５）同、第１５頁下から３行の「第２図（ｄ’）Ｊを
「第２図（Ｄ）」と補正する。（６）同、第１６頁２行の［第２図（ｅ’）Ｊを「第２
図（Ｅ）」と補正する。（７）同、第１６頁４行の［第２図＜ｆ′）、Ｊを「第
２図（Ｆ）」と補正する。（８）同、第２１真下から９行の「第２図（Ｃ′）〜（
ｈ’）Ｊを「第２図（Ｃ）〜（Ｈ）」と補正する。（９）第２図を別紙のとおり補正する。以上５、補正命令の日付昭和６３年１０月２５日６、″補正の対明細書中、「発明の詳細な説明」の欄間、「図面の簡単な説明」の欄エンＦ５艷Ｄ？〕（突ジケト巳づ３Σグ（２））第２図工程ｒ七コ（Ｔ）μとう列（２））第２図

Claims

【特許請求の範囲】１、ゲート配線を有する半導体装置において、上記ゲー
ト配線は、多結晶シリコン層と、該多結晶シリコン層上に形成されたモリブデンまたはタ
ングステンのシリコン化合物層と、該シリコン化合物層
上に形成されたモリブデン及びタングステン以外の金属
のシリコン化合物層との、少なくとも３層から成るもの
である半導体装置。２、ゲート配線を有する半導体装置の製造方法において
、同一反応炉内で、多結晶シリコン層と、モリブデンまた
はタングステンのシリコン化合物層と、モリブデン及び
タングステン以外の金属シリコン化合物層との、３層を
連続して形成することによりゲート配線を形成すること
を特徴とする半導体装置の製造方法。