JPH0233673A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、組立作業のための位置認識や外観検査を自動
化する画像処理装置に関するものである。

従来の技術 近年、画像処理装置は、ロボットの目として組立作業や
外観検査には欠がせないものとなっている。

以下図面を参照しながら上述した従来の画像処理装置の
一例について説明する。

第５図は従来の画像処理装置のブロックダイヤグラムを
示すものである。第５図において、１はカメラ、２はカ
メラから出力される映像信号を標本化して量子化するＡ
Ｄ変換器、３はディジタル化された画像信号を記憶する
デュアルポートＤ　Ｒへ〜１で構成されたフレームメモ
リ（０）である。

４は同じくフレームメモリ（１〉である。５は画像信号
を２値化する２値化器である。６は８ｂｉｔの画像バス
（Ａ　）であり、７は８ｂｉｔの画像バス（Ｂ）、８は
８ｂ　ｉ　ｔ（７）画像バス（Ｃ）”ｉ？ある。ＡＤ変
換器２及び２値化器５の出力はいずれか一方が画像バス
（Ａ）に出力される。フレームメモリ（０）、（１）、
３．４は画像バス（Ａ）６から画像信号が人力でき、フ
レームメモリ（Ｏ）３は画像バス（Ｂ）７に画像信号を
出力し、フレームメモリ（１）４は画像バス（ｃ）８に
画像信号を出力する。２値化器５は画像バス（Ｂ）７又
は画像バス（Ｃ）８の画像信号をあるしきい値で２値化
し、８ｂｉｔの画像信号がＯ又は全て１のどららかを画
像バス（Ａ）６に出力する。

以上のように構成された画像処理装置について以下その
動作について説明する。

まず、カメラ１で対象物を撮像し、映像信号をＡＤ変換
器２によってディジタル画像信号にして画像バス（Ａ）
６に出力する。画像バス（Ａ）６に出力された画像信号
は第１のフレーム周期内でフレームメモリ（０）３に取
込まれる。次に第２のフレーム周期ではフレームメモリ
（Ｏ）３から先はど記憶した画像信号が画像バス（Ｂ）
７に出力される。画像バス（Ｂ）７の画像信号は２値化
器５によって２値化されフレームメモリ（１）４の中に
画像バス（Ａ）６を介して転送される。

発明が解決しようとする課題 しかしながら、上記のような構成では、デュアルポート
メモリが２５６ＫＸ４ｂｉ’ｔや６４に×４ｂｉｔの構
成となっているために、少な（とも４ブレーンごとにし
か画像取込みをマスクすることができない。すなわち、
８ｂｉｔのフレームメモリに８ブレーンの２値画データ
の１ブレーンだけを書き換えようとしても不可能である
。一方、６４ＫＸ１ｂｉｔ構成のデュアルポートＤ　Ｒ
Ａ　！ｖｌではスピードが遅（、又シリアル入出力はシ
フトレジスタとなっているため任意のタップ位置から人
出力するということが不可能であった。また、集積度も
低（装置を小型化できないという欠点があった９、以上
のことから、デュアルポートＤＲＡＭで構成したフレー
ムメモリでは、■フレーム周期内に１プレ一ン分の２値
化データの書き換えができず、ソースとなるフレームメ
モリをディスティネーションに選べないという問題点を
ａしていた。

本発明は上記問題点に鑑み、デュアルポートＤＲＡ　Ｍ
で構成されたフレームメモリのあるブレーンだけの２値
両データを１フレーム周期内で書き換えることができる
ようにした画像処理装置を提供するものである。

課題を解決するための手段 −Ｆ記問題点を解決するために本発明の第１の発明は、
ランダムアクセスボー］・とシリアルアクセスポートを
両方備えたデュアルポートダイナミックＲ，Ａ　Ｍから
なるフレームメモリを備えた画像処理装置において、カ
メラから出力されたビデオ信号を１フレーム周期で標本
化及び量子化して格納するフレームメモリと、複数のビ
ットプレーンで構成される２値画像を格納するフレーム
メモリと、２値画像を格納するフレームメモリのデータ
を半フレーム周期で一旦退避するフレームバッファと、
１つ以上のフレームメモリに格納されている画像の単独
もしくは相互の演算を行ったのち２値化する手段と、２
値化した画像データをフレームバッファに格納されてい
るオリジナルの２値化データのいずれか１つ以上のビッ
トプレーンの画像データと置き換えるビット混合器と、
混合された新しい２値画像を半フレーム周期で格納する
フレームメモリからなるものである。

また、本発明の第２の発明は、■フレーム周期内にシリ
アル出力される画像データの水平方向と垂直方向の画素
数を任意に変えることができるフレームメモリと、任意
長の水平方向の画素を１水平ラインごとに複数段：Ｉｌ
！、（ｆシ各段に出力を設けたバリアブルシフトレジス
タと、バリアブルシフトレジスタの各段の出力を水平方
向に１画素ずつ複数段遅延して各段の出力を同時に演算
処理するマスクサイズがｍＸｎの局所並列プロセッサか
らなるものである。

作　　　用 本発明の第１の発明の作用は、ディスティネーションと
なる２値画像を格納したフレームメモリのデータを一旦
フレームバッファに記１意しておき、置き換えるべき２
値画像データとフレームバッファの出力を混合して再び
ディスティネーションとなる２埴画メモリに戻すという
ことをそれぞれ半フレーム周期ずつで行い、全体で１フ
レーム周期でデュアルポートＤ　ＲＡＭで構成されたフ
レームメモリにおけるあるブレーンの２値画データを書
き換えることができることとなる。本発明の第２の発明
の作用は、段数を任意に変えることができるバリアブル
シフトレジスタと、転送開始アドレスを任意に指定でき
、同じ（シリアルボート出力の水平タップ位置を任意に
変えることにより、任意の領域サイズのｍＸｎの局所並
列処理をすることができることとなる。

実　　施　　例 以下本発明の一実施例の画像処理装置について説明する
。第１図は本発明の第１の実施例における画像処理装置
のブロックダイヤグラムを示すものである。第１図にお
いて、９はカメラ、１０はカメラから出力される映像信
号を標本化して量子化するＡＤ変換器である。１１はデ
ィジタル化された画素信号を記憶するデュアルポートＤ
Ｒ／〜Ｍで構成されたフレームメモリ（○）、１２は同
じくフレームメモリ（１）、１３はフレームメモリ（２
）、１４はフレームメモリの画像データを一旦退避する
フレームバッファである。１５は８ｂｉｔの画像バス（
Ａ）であり、１６は８ｂｉｔの画像バス（Ｂ）、１７は
８ｂｉｔの画像バス（Ｃ）である。ＡＤ変換器１０の出
力は画像バス（Ｃ）１７に画像データを出力する。各フ
レームメモリ１１〜１３は画像バス（Ａ）１５から画像
データを取込み、画像バス（Ｂ）１６と画像バス（Ｃ）
に画像データを出力する。フレームバッファ１４は画像
バス（Ｂ）から画像データを取込む。１８は画像バス（
Ｂ）と画像バス（Ｃ）との画像データ間の算術論理演算
をするＡＬＵである。１９は、・＼ＬＵ１８の出力をア
ドレスとして８ｂｉｔの画像データを出力するルックア
ップテーブルであり、２０はルックアップデープル１つ
のデータとフレームバッファ１４のデータのビットごと
の置き換えができるビット混合器である。混合されたデ
ータは画像バス（Ａ）１５に出力される。２１は任意長
の水平方向の画素を一水平ラインごとに複数段記憶し各
段に出力を設けたバリアブルシフトレジスタ、２２はバ
リアブルシフトレジスタ２１から出力されろ各水平ライ
ンごとの画素を１画素ずつ複数段遅延して各段の出力を
同時に演算処理する局所並列プロセッサである。

第２図はビット混合器２０の回路構成を示すものである
。２３はビット１昆合をするスイッチ回路、２４は各ｂ
ｉｔのスイッチを開閉制御するコントロールレジスタで
あり、スイッチ回路２３にて混合されたデータは画像バ
ス（Ａ）１５に出力される。フレームバッファ１４とル
ックアップテーブル１９の２つの出力画像データはスイ
ッチ回路２３に入力される。

以上のように構成された画像処理装置について、以下第
１図、第２図、を用いてその動作を説明する。

まず第１図は画像処理を行う基本的なハードウェア構成
を示すものであって、対果物をカメラ９によって撮像し
、カメラ９がら出力される映像信号をＡ　Ｄ変換器１０
によって標本化、量子化してディジタル画像データ変換
する。画像データはＡＤ変換器１０から画像バス（Ｃ）
１７に出力される。画像バス（Ｃ）１７の出力はＡＬＵ
１８、ルックアップテーブル１９、ビット混合器２ｏが
画像バス（Ｃ）１７の画像データをそのまま通過させる
設定となっているため画像バス（Ａ）１５に流れる。画
像バス（Δ）■Ｓ上の画像データはフレームメモリ（０
）１１に取込まれる。カメラ９からの映像信号をフレー
１５メモリ（０）へ画像データとして格納するのは、１
フレーム周期約３：３ｍ秒で行われる。フレームメモリ
（１）１２にはフレームメモリ（０）と演算するための
画像データが既に格納されている。フレームメモリ（２
）１３には２値画像データが８ブレ一ン重なって格納さ
れている。各フレームメモリ１１〜１３は濃淡フレーム
メモリと２値画フレームメモＪを兼用できる構成となっ
ていて、濃淡フレームメモリとしてｆ重用するときは１
画素あたり８ｂｉ［の階調をらっことができ、２値画デ
ータを格納するときは１フレームメモリにつき８プレ一
ン分のデータを収容することができる。

今、フレームメモリ（２）１３には８プレ一ン分の２値
画データが格納されているとしてフレームメモリ（０）
１１の画像データとフレームメモリ（１）１２の画像デ
ータの差分を２値化して、フレームメモリ（２）１３の
あるブレーンの２値画データと置き換える過程を説明す
る。まず始めに、フレームメモリ（２）１３の８プレ一
ン分の２値画データをフレームバッファ１４へ転送する
。フレームメモリ（０）１１の画像データは画像バス（
Ｂ）１６を通ってＡＬＵ１８に入力され、フレームメモ
リ（１）１２の画像データは画像バス（Ｃ）１７を通っ
てＡＬＵ１８に入力される。ＡＬＵ１８は画像データ間
の引き算を行い、その結果がルックアップテーブル１つ
のアドレス入力となる。ルックアップテーブル１９の中
では例えばＬＳＢの次のビットであるＢ１のデータ出力
をルックアップテーブル１９内で設定したしきい値で２
値化したデータとしてビット混合器２０に送る。第２図
に示すようにルックアップテーブル１９から出力された
Ｂｌのデータはスイッチ回路２３によって画像バス（Ａ
）１５への出力としてコントロールレジスタ２４により
選択されている。残りのビットはあらかじめフレームメ
モリ（２）１３の画像データがコピーされたフレームバ
ッファ１４からの出力データを画像バス（Ａ）１５に出
力するように選択さ、れている。画像バス（Ａ）１５に
出力された画像データはＢ１だけが新しい２値画データ
となり、他のブレーンの２値画データはフレームメモリ
（２）１３に元々あった画像データのままとなっており
、この画像データをフレームメモリ（２）１３に取込む
。これらの一連の過程は半フレーム周期約１６ｍ秒で行
われる。フレームメモリ（２）１３の画像データをフレ
ームバッファ１４に一旦退避するのにも半フレーム周期
約１６ｍ秒で行われる。

以上のように本実施例によれば、２値画像データを一旦
退避するフレームバッファ１４とあるビットだけをフレ
ー１１バツフア１４の出力と置き換えるヒント混合３２
０を備え、ブレーン１、メモリ１１〜１３校びフレーム
バッファ１４間の画像ｆ−タ転送を半フレーム周期で行
う構成としたことにより、等価的に１フレーム周期内に
２値画像データを８ブレーン格納するフレームメモリ中
の特定ブレーンが別の２値画像に置き換えられることを
可能とする。

以下本発明の第２の実施例について図面を参照しながら
説明する。第３図はフレームメモリのブロックダイヤグ
ラムを示すｔ）のである。２５は２５６ＫＸ４ｂ　ｉ　
を構成のデュアルポートＤＲＡＭの１ｂｉｔ部分である
。２６はメモリセルであり、２７は水平ラインの５１２
画素を１度にメモ」セル２６との間で転送できるデータ
レジスタ、２８はデータレジスタと何本目の水平ライン
を転送するかを決める垂直ラインアドレス発生器、２９
はデータレジスタ内のどの位置のタップからシリアルデ
ータを入出力するか決定する水平タップアドレス発生器
である。３０はデータレジスタからの出力を３Ｓｔａｔ
ｅで出力するシリアル出力バッファ、３１はシリアル入
力のためのシリアル人力バッファであり、３２はシリア
ル入出力線であり、シリアル出力バッファとシリアル人
力バッファがつながっている。３３は画像バス（Ａ）１
５からの入力データをシリアル入出力線３２に出力する
バッファ、３４はシリアル人出力線上のデータを画像バ
ス（Ｂ）１６に出力するｌく・ソファであり、３５は画
像バス（Ｃ）１７に出力するバッファである。３６は各
入出力Ｉく・ソファの３Ｓｔａｔｅをコントロールする
コントロールレジスタである。

第４図はバリアブルシフトレジスタとｍＸｎ局所並列プ
ロセッサのブロックダイヤグラムを示すものである。３
７はシフト段数を任意の長さに変えることができるシフ
トレジスタ、３８は水平方向に１画素づつ任意段数遅延
して各段のデータを出力するシフトデータレジスタであ
り、シフトデータレジスタ３８の各出力は演算処理する
ｍ×［〕局所並列プロセッサ２２にて１１４算処理され
、その演算結果は画像バス（Ａ）１５に出力される。

ンフトレジスタ３７には画像バス（Ｂ）１６から画像デ
ータが与えられる。

上記のように構成された画像処理装置について以下その
動作を説明する。

１つのフレームメモリは水平５１２画素Ｘ垂直５１２画
素の２次元の画像データ深さ方向に８ｂｉｔで格納でき
るよう２５６ＫＸ４ｂ　ｉ　を構成のデュアルポートＤ
ＲＡＭを２コ用いて構成されている。デュアルポートＤ
ＲＡＭの１ｂｉｔ部２５はそのフレームメモリの１ｂｉ
ｔ分の画像データを入出力する部分を示したものであり
、メモリセル２６には１ｂｉｔ分の５１２Ｘ５１２画素
のデータが格納される。画像データを出力する時は、垂
直ラインアドレス発生器２８により指定された水平ライ
ンが水平ブランキング期間にデータレジスタ２７へ一度
に転送され、データレジスタの内容は画素クロックと同
期して１画素ずつ水平方向に画像データがシリアル出力
される。水平ライン上の出力開始位置は水平タップアド
レス発生器２９により指定される。シリアル画像データ
は出力バッファ３０を通ってシリアル入出力線３２に出
力される。その画像データはバッファ３４またはバッフ
ァ３５を通って画像バス（Ｂ）１６もしくは画像バス（
Ｃ）１７へ出力される。

各バッファの出力イネーブルはコントロールレジスタ３
６により制御される。

シリアル画像データをメモリセルに格納するときは、画
像バス（Ａ）１５のデータが７（ソファ３３を介してシ
リアル人出力線３２に入力され、シリアル人力バッファ
３１を辿ってデータレジスタ２７へ格納される。格納を
開始する水平夕・ツブ位置は水平タップアドレス発生器
２９により与えられる。−水平ライン分の画素を格納し
たデータレジスタ２７は水平ブランキング期間にメモリ
セル２６へ転送される。

垂直ラインアドレス発生器２８は任意の水平ラインを転
送開始の先頭アドレスに指定でき、任意水平ライン本数
だけの転送をずろことができる。

水平タップアドレス発生器は任意の水平夕・ツブ位置を
指定できる。従って任意サイズの処理領域の画像データ
を格納、もしくは出力する構造となっている。

第４図に示すように、任、αサイズの画像データは画像
バス（Ｂ）１６上に出力されて任意長のシフト段数を指
定できるシフＩ・レジスタ３７に入力される。シフト段
数は画像バス（Ｂ）１６上の画像データの水平方向に画
素数と一致させる。局所並列プロセッサ３９でｍｘｎの
近傍画素の処理を行うためにシフトデータレジスタ３８
で水平方向の近傍画素数ｍだけの遅延を行う。垂直方向
の近傍画素数ｎはシフトデータレジスタの出力を有効に
する本数で決めることができる。これにより【ｍＸｎの
近傍画素は１画素クロックで同時に全てのデータがそろ
い、たたみ込み演算などを行う局所並列プロセッサ３９
に入力される。画像バス（Ａ）１５には演算結果が出力
される。

以上のように、任意の水平ラインと任意の水平ラインタ
ップ位置から任意のサイズ分画像データを出力し、水平
方向の画像データサイズと同一のシフト段数をもつシフ
トレジスタの各段の出力を１画素ずつ遅延して同時に近
傍画素データとしてｍＸｎの局所並列処理を行うことに
より、任意サイズの領域について任意の近傍画素数であ
るｍＸｎの局所並列処理を行うことができる。

発明の効果 以上のように本発明の第１の発明によれば、複数のビッ
トプレーンで構成される２値画像を格納するフレームメ
モリと、フレームメモリの内容を半フレーム周期で一旦
退避するフレームバッファと、２値化した画像データを
７レームバツフアに格納されているオリジナルの２値化
データの１つ以上のビットプレーンの画像データと置き
換えるビット混合器と混合された新しい２値画像を半フ
レーム周期で格納するフレームメモリを設けることによ
り、１フレーム周期内に複数プレーン格納されているフ
レームメモリの特定プレーンを新たな２値画データに書
き換えることができることとなる。

また、本発明の第２の発明によれば、シルアルに出力さ
れる画像データの水平方向と垂直方向の画素数を任意に
変えることができるフレームメモリと任意長の水平方向
の画素を１水平ラインごとに複数段記憶し格段に出力を
設けたバリアブルシフトレジスタと、バリアブルシフト
レジスタの各段の出力を水平方向に１画素ずつ複数段遅
延して各段の出力を同時に演算するｍＸｎの局所並列プ
ロセッサを設けることにより、任意の画像サイズの領域
について任意のマスクサイズｍ　：＜　ｎの局所並列処
理を行うことができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例における画像処理装置の
ブロックダイヤグラム、第２図は第１図のビット混合器
の回路構成図、第３図は本発明の第２の実施例における
画像処理装置のフレームメモリのブロックダイヤグラム
、第４図はバリアブルシフトレジスタとＩＴＩＸｎの局
所並列プロセッサ部の構成図、第５図は従来例における
画像処理装置のブロックダイヤグラムである。 １３・・・・・・フレームメモリ（２）、１４・・・・
・・フレームバッファ、２０・・・・・・ビット混合器
、２５・・・・・・デュアルポートＤＲＡＭ、３７・・
・・・・バリアブルシフトレジスタ、３９・・・・・・
ｍ　ｘ　ｎ局所並列プロセッサ。 代理人の氏名　弁理士　粟野重孝　はが１８第 図 第２図

Claims (2)

【特許請求の範囲】
1. （１）ランダムアクセスポートとシリアルアクセスポー
   トを両方備えたデュアルポートダイナミックＲＡＭから
   なるフレームメモリを備えた画像処理装置において、カ
   メラから出力されるビデオ信号を１フレーム周期で標本
   化及び量子化して格納するフレームメモリと、複数のビ
   ットプレーンで構成される２値画像を格納するフレーム
   メモリと、２値画像を格納するフレームメモリのデータ
   を半フレーム周期で一旦退避するフレームバッファと、
   １つ以上のフレームメモリに格納されている画像の単独
   もしくは相互の演算を行ったのち２値化する手段と、２
   値化した画像データをフレームバッファに格納されてい
   るオリジナルの２値化データのいずれか１つ以上のビッ
   トプレーンの画像データと置き換えるビット混合器と、
   混合された新しい２値画像を半フレーム周期で格納する
   フレームメモリとを備えたことを特徴とする画像処理装
   置。
2. （２）特許請求の範囲第１項記載の画像処理装置におい
   て、１フレーム周期内にシリアルに出力される画像デー
   タの水平方向と垂直方向の画素数を任意に変えることが
   できるフレームメモリと、任意長の水平方向の画素を１
   水平ラインごとに複数段記憶し各段に出力を設けたバリ
   アブルシフトレジスタと、バリアブルシフトレジスタの
   各段の出力を水平方向に１画素ずつ複数段遅延して各段
   の出力を同時に演算処理するマスクサイズがｍ×ｎの局
   所並列プロセッサとを備えたことを特徴とする画像処理
   装置。