JPH023265A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はバーンイン試験方法で検査する際に有効な半導
体集積回路に関し、特にＴ　Ａ　Ｂ　（ＴａｐｅＡｕｔ
ｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）構造に有効な半導体集
積回路に関する。

〔従来の技術］ 一般に、ＴＡＢ構造の半導体集積回路についてバーンイ
ン試験方法で検査を行うには、内部リードボンディング
工程の後に、ＴＡＢテープ上のパッドにポゴピンと称す
る特殊な微細針を接触させ、このポゴピンを通してパッ
ド乃至半導体集積回路に通電を行っている。この場合の
試験では、半導体集積回路の全端子、入力端子のみ、一
部の入力端子のみ等の種々の形態で行われている。

〔発明が解決しようとする課題〕

上述した従来のバーンイン試験方法では、半導体集積回
路のピン数が少ない場合には対応できるが、ピン数が多
くなるとこれに対応してポゴピンの数を増やす必要があ
り、高価なポゴピンが多数本必要とされることになって
試験装置が極めて高価なものになる。また、ピン数の増
加に伴ってパッドも微細化されるため、複数本のポゴピ
ンをこれらのパッドに接触させることが難しくなり、迅
速なバーンイン試験が困難になる。

特に、ＴＡＢ構造の半導体集積回路は、本来超多ピンパ
ツケージを目的として開発されているため、半導体集積
回路の高集積化に伴って上述したポゴピンによる試験は
極めて難しいものになる。

本発明は高集積化されるＴＡＢ構造の半導体集積回路に
おいても、容易にバーンイン試験を実現することができ
る半導体集積回路を提供することを目的としている。

〔課題を解決するための手段〕

本発明の半導体集積回路は、半導体集積回路に形成した
入出力回路にプルアップ抵抗素子を構成してこれを入、
出力端子に接続し、また論理機能を有する内部領域には
素子一部を利用したスイッチ回路を構成してこれを前記
プルアップ抵抗素子と電源との間に接続し、かつ半導体
集積回路の一部には前記スイッチ回路をオン、オフ制御
する少なくとも１つのコントロール信号端子を備えた構
成としている。

〔作用〕 上述した構成では、複数の入、出力端子に夫々プルアン
プ抵抗素子、スイッチ回路を設け、これら複数のスイッ
チ回路をコントロール信号端子に入力する信号により同
時にオン制御することにより、複数の入、出力端子はプ
ルアップ抵抗素子により電源にプルアップされ、これら
入、出力端子に対するバーンイン試験を可能とする。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例を示し、半導体集積回路の平
面レイアウトを模式的に示す図である。

この半導体集積回路１は、略中央部に論理機能を有する
内部領域２を配設し、その三周囲には入出力回路３を、
また−近位置には後述するスイッチ回路をコントロール
するための信号端子４を夫々配設している。

前記内部領域２内には、論理素子を構成するＭＯＳトラ
ンジスタの一部を利用してスイッチ回路５を構成し、前
記コントロール信号端子４に電気接続される。また、前
記入出力回路３には、拡散抵抗６を形成し、これをプル
アップ抵抗素子として構成して前記スイッチ回路５に接
続している。

これを具体的に示すと、第２図のように、入出力回路３
で構成した入力回路は、入力端子３１に対して入力保護
回路３２と、ＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯ３）ランジスタで構成したＣＭＯ３構造のインバ
ータ３３を接続している。そして、前記スイッチ回路５
はここではＰチャネルＭＯ３）ランジスタ５１で構成し
ており、このＰチャネルＭＯＳトランジスタ５１のソー
スは電源■。、に接続し、ドレインはプルアップ抵抗６
に接続して前記入力端子３１に接続している。

また、ＰチャネルＭＯＳトランジスタ５１のゲートは前
記コントロール信号端子４に接続している。

この構成では、コントロール信号端子４に、信号が入力
されず、或いは“Ｈ′ルベルが入力されているときには
、ＰチャネルＭＯＳトランジスタ５１はオフされており
、入力端子３１は通常の回路として構成される。一方、
コントロール信号端子４に°“Ｌ′”レベルが入力され
ると、ＰチャネルＭＯ３）ランジスタ５１はオンし、プ
ルアンプ抵抗６を介して電源■。Ｄの電圧が入力端子３
１に印加される。これにより、バーンイン試験が可能な
る。

したがって、複数の入力端子に対して上述した構成を付
設し、かつ各スイッチ回路５を１つのコントロール信号
で制御するように構成しておけば、各入力端子に対する
バーンイン試験が可能となる。

即ち、電源ＶＯＯ端子端子ラグランド端子びコントロー
ル信号端子の３つの端子を構成するパッドをＴＡＢ構造
に設けた上で、前記回路を構成しておけば、これら３つ
のパッドに電気接続を行うことにより、各入力回路のバ
ーンイン試験が可能となる。

これにより、半導体集積回路の高集積化に伴ってピン数
が増加された場合でも、前記３つの端子に対する電気接
続のみでバーンイン試験が可能となり、多数本のポゴピ
ンを必要とすることはなく、かつその接続を簡単に行う
ことができ、試験を容易に実行できる。

なお、出力回路や入出力回路についても同様に構成でき
ることはいうまでもない。また、全ての入出力回路に対
して適用し、或いは選択された入出力回路に対して適用
することは自由である。

なお、本発明は第３図に示すように、プルアンプ抵抗６
はＭＯＳトランジスタ、ここではゲートを°“Ｌ”レベ
ルに設定させたＰチャネルＭＯＳトランジスタ６１のオ
ン抵抗を利用した構成としてもよい。

〔発明の効果〕

以上説明したように本発明は、入出力回路に設けたプル
アンプ抵抗素子を入、出力端子に接続し、また内部領域
に設けたスイッチ回路をプルアップ抵抗素子と電源との
間に接続し、このスイッチ回路をコントロール信号でオ
ン、オフ制御するように構成しているので、１つのコン
トロール信号の制御で複数の入、出力端子を夫々プルア
ップすることができ、多数本のポゴピンを用いることな
く入、出力端子に対するバーンイン試験を可能とし、低
価格でしかも迅速、かつ容易な試験が実行できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路のレイアウトを示す模
式的な平面図、第２図は本発明を入力回路に適用した例
の回路図、第３図は本発明の変形例の回路図である。 １・・・半導体集積回路、２・・・内部領域、３・・・
入出力回路、４・・・コントロール信号端子、５・・・
スイッチ回路、６・・・プルアップ抵抗、３１・・・入
力端子、３２・・・人力保護回路、３３・・・ＣＭＯＳ
インバータ、５１．６１・・・ＰチャネルＭＯ３Ｉ−ラ
ンジスタ。 第１図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. １、論理機能を有する内部領域と、その周囲に配設した
   入出力回路とを備える半導体集積回路において、前記入
   出力回路にはプルアップ抵抗素子を構成してこれを入、
   出力端子に接続し、前記内部領域には素子一部を利用し
   たスイッチ回路を構成してこれを前記プルアップ抵抗素
   子と電源との間に接続し、かつ半導体集積回路の一部に
   は前記スイッチ回路をオン、オフ制御する少なくとも１
   つのコントロール信号端子を備えたことを特徴とする半
   導体集積回路。