JPH023216B2 - - Google Patents
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- Publication number
- JPH023216B2 JPH023216B2 JP18400183A JP18400183A JPH023216B2 JP H023216 B2 JPH023216 B2 JP H023216B2 JP 18400183 A JP18400183 A JP 18400183A JP 18400183 A JP18400183 A JP 18400183A JP H023216 B2 JPH023216 B2 JP H023216B2
- Authority
- JP
- Japan
- Prior art keywords
- ccw
- channel
- processing
- main cpu
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はCCW（チヤネル・コマンド・ワード）
形式のチヤネル制御方式に係り、特に共有メモリ
上にCCWアドレス領域を設けて、この領域に処
理の終了したCCWの先頭アドレスを記入するこ
とにより、CPUに対し処理の終了したCCWの応
答性を向上してチヤネル制御を効率的にしたもの
である。
形式のチヤネル制御方式に係り、特に共有メモリ
上にCCWアドレス領域を設けて、この領域に処
理の終了したCCWの先頭アドレスを記入するこ
とにより、CPUに対し処理の終了したCCWの応
答性を向上してチヤネル制御を効率的にしたもの
である。
CCWによるチヤネル制御方式では、第１図に
示す如く、メインCPU１がチヤネルに制御を実
行させるコマンドを明示したCCWをメイン・メ
モリ３におけるCCW領域３−１にセツトする。
それからメインCPU１はチヤネル２のインタフ
エイス・レジスタ２−１に実行すべきCCWの先
頭アドレスをセツトし、チヤネル２に起動をかけ
る。
示す如く、メインCPU１がチヤネルに制御を実
行させるコマンドを明示したCCWをメイン・メ
モリ３におけるCCW領域３−１にセツトする。
それからメインCPU１はチヤネル２のインタフ
エイス・レジスタ２−１に実行すべきCCWの先
頭アドレスをセツトし、チヤネル２に起動をかけ
る。
これによりチヤネル２はDMA（ダイレクト・
メモリ・アクセス）方式によりメイン・メモリ３
のCCW領域３−１からこのコマンドを取込みこ
れを実行する。この実行が終るとチヤネルはその
実行終了状態を付加して該CCWをメイン・メモ
リ３のCCW領域３−１に転送し、メインCPU１
に対してコマンドの処理が終了したことを割込み
で報告する。
メモリ・アクセス）方式によりメイン・メモリ３
のCCW領域３−１からこのコマンドを取込みこ
れを実行する。この実行が終るとチヤネルはその
実行終了状態を付加して該CCWをメイン・メモ
リ３のCCW領域３−１に転送し、メインCPU１
に対してコマンドの処理が終了したことを割込み
で報告する。
メインCPU１はこの割込みの処理終了報告を
受けたとき、この処理終了のCCWをよみとり、
正常終了は異常終了が等のステイタスの内容によ
り、異常終了のときは再実行処理を行わせる等
の、その後の処理モードを決定する。
受けたとき、この処理終了のCCWをよみとり、
正常終了は異常終了が等のステイタスの内容によ
り、異常終了のときは再実行処理を行わせる等
の、その後の処理モードを決定する。
ところでメインCPU１が複数のCCWをチヤネ
ル２側に送出した場合、処理によつてはCCW発
行順に上記報告が返つてくるとは限らないので、
チヤネル２側から処理終了報告の割込み通知があ
る度に、いまだ応答のこないCCWもふくめて送
出ずみのCCWを全てスキヤンして応答のあつた
もののステイタスを抽出しなければならなかつた
ので、そのスループツトが低下してデータ処理が
おそくなるという欠点があつた。しかもチヤネル
２に接続されている複数の入出力装置（図示省
略）のID番号までこのステイタス報告時に記入
しているので、入出力装置を増設する場合、イン
タフエイスレジスタの容量も大きくしなければな
らず、問題があつた。
ル２側に送出した場合、処理によつてはCCW発
行順に上記報告が返つてくるとは限らないので、
チヤネル２側から処理終了報告の割込み通知があ
る度に、いまだ応答のこないCCWもふくめて送
出ずみのCCWを全てスキヤンして応答のあつた
もののステイタスを抽出しなければならなかつた
ので、そのスループツトが低下してデータ処理が
おそくなるという欠点があつた。しかもチヤネル
２に接続されている複数の入出力装置（図示省
略）のID番号までこのステイタス報告時に記入
しているので、入出力装置を増設する場合、イン
タフエイスレジスタの容量も大きくしなければな
らず、問題があつた。
本発明の目的は、これらの問題点を改善するた
めに、チヤネルが共有メモリ上に処理終了ずみの
CCWの先頭アドレスをセツトし、メインCPUも
しくはＩ／Ｏプロセツサに対して上記割込み報告
が行われたときメインCPUもしくはＩ／Ｏプロ
セツサはこの領域をよむことにより処理終了のあ
つたCCWを効率よく参照することができるよう
にしたチヤネル制御方式を提供することである。
めに、チヤネルが共有メモリ上に処理終了ずみの
CCWの先頭アドレスをセツトし、メインCPUも
しくはＩ／Ｏプロセツサに対して上記割込み報告
が行われたときメインCPUもしくはＩ／Ｏプロ
セツサはこの領域をよむことにより処理終了のあ
つたCCWを効率よく参照することができるよう
にしたチヤネル制御方式を提供することである。
この目的を達成するため、本発明のチヤネル制
御方式では、メインCPUもしくはＩ／Ｏプロセ
ツサと、共有メモリと、前記メインCPUもしく
はＩ／Ｏプロセツサが共有メモリ上に複数の
CCWをセツトしてこれにもとづきチヤネルを制
御するようにしたチヤネル制御方式において、各
CCW毎に終了ステイタスを具備し、チヤネルに
CCWアドレスセツト回路を設け、これによりチ
ヤネルによる処理が終了したとき、処理終了
CCWの先頭アドレスは共有メモリの所定のCCW
アドレス領域に記入され、チヤネルからメイン
CPUもしくはＩ／Ｏプロセツサに対して処理終
了割込み報告があつたときメインCPUもしくは
Ｉ／Ｏプロセツサは前記CCWアドレス領域をよ
みとり処理終了CCW情報を得ることを特徴とす
る。
御方式では、メインCPUもしくはＩ／Ｏプロセ
ツサと、共有メモリと、前記メインCPUもしく
はＩ／Ｏプロセツサが共有メモリ上に複数の
CCWをセツトしてこれにもとづきチヤネルを制
御するようにしたチヤネル制御方式において、各
CCW毎に終了ステイタスを具備し、チヤネルに
CCWアドレスセツト回路を設け、これによりチ
ヤネルによる処理が終了したとき、処理終了
CCWの先頭アドレスは共有メモリの所定のCCW
アドレス領域に記入され、チヤネルからメイン
CPUもしくはＩ／Ｏプロセツサに対して処理終
了割込み報告があつたときメインCPUもしくは
Ｉ／Ｏプロセツサは前記CCWアドレス領域をよ
みとり処理終了CCW情報を得ることを特徴とす
る。
〔発明の実施例〕
本発明の一実施例を第２図および第３図により
説明する。
説明する。
第２図は本発明の一実施例構成図、第３図はそ
の動作説明図である。
の動作説明図である。
図中、１０はメインCPU、１１はチヤネル、
１２はメイン・メモリであつてそれぞれ第１図の
メインCPU、チヤネル、メイン・メモリにそれ
ぞれ対応するものである。
１２はメイン・メモリであつてそれぞれ第１図の
メインCPU、チヤネル、メイン・メモリにそれ
ぞれ対応するものである。
チヤネル１１にはインタフエイス・レジスタ１
１−１がCCWアドレス・セツト回路１１−２が
設けられている。このCCWアドレス・セツト回
路１１−２は、チヤネル１１におけるCCWのコ
マンド処理が終了したとき、該処理の終了した
CCWのメイン・メモリ１２における先頭アドレ
スを、メイン・メモリ１２に設けたCCWアドレ
ス領域１２−２に記入するものである。
１−１がCCWアドレス・セツト回路１１−２が
設けられている。このCCWアドレス・セツト回
路１１−２は、チヤネル１１におけるCCWのコ
マンド処理が終了したとき、該処理の終了した
CCWのメイン・メモリ１２における先頭アドレ
スを、メイン・メモリ１２に設けたCCWアドレ
ス領域１２−２に記入するものである。
このCCWアドレス領域１２−２は、メイン・
メモリ１２のある領域に固定的に設定されるもの
であり、例えば２ワード程度の容量をもち、チヤ
ネル１１により処理が終了されたCCWについて、
そのメイン・メモリ１２における先頭アドレスが
記入されている。したがつてこのCCWアドレス
領域１２−２を読み出すことによりチヤネル１１
で処理ずみのCCWの格納先がわかるので、これ
により処理ずみのCCWを未処理のCCWと識別し
て読取ることができる。
メモリ１２のある領域に固定的に設定されるもの
であり、例えば２ワード程度の容量をもち、チヤ
ネル１１により処理が終了されたCCWについて、
そのメイン・メモリ１２における先頭アドレスが
記入されている。したがつてこのCCWアドレス
領域１２−２を読み出すことによりチヤネル１１
で処理ずみのCCWの格納先がわかるので、これ
により処理ずみのCCWを未処理のCCWと識別し
て読取ることができる。
次に本発明の動作を第３図を参照しつつ説明す
る。
る。
スタートに際し、メインCPU１はチヤネル
１１が実行すべきコマンドの記入されたCCW
をメイン・メモリ１２上のCCW領域１２−１
に設定する。
１１が実行すべきコマンドの記入されたCCW
をメイン・メモリ１２上のCCW領域１２−１
に設定する。
このCCWを設定したのち、メインCPU１０
はインタフエイス・レジスタ１１−１に実行す
べきコマンドの記入されたCCWの先頭アドレ
スをセツトし、チヤネル１１を起動する。
はインタフエイス・レジスタ１１−１に実行す
べきコマンドの記入されたCCWの先頭アドレ
スをセツトし、チヤネル１１を起動する。
これによりチヤネル１１はDMA方式により
メイン・メモリ１２のCCW領域１２−１から
指定された先頭アドレスのCCWを転送する。
メイン・メモリ１２のCCW領域１２−１から
指定された先頭アドレスのCCWを転送する。
チヤネル１１はこの転送されたCCWからコ
マンドを読取りこれを実行する。
マンドを読取りこれを実行する。
そしてこのコマンドの実行が終了すると、チ
ヤネル１１はこれに終了ステイタスを付加して
メイン・メモリ１２のCCW領域１２−１に転
送する。
ヤネル１１はこれに終了ステイタスを付加して
メイン・メモリ１２のCCW領域１２−１に転
送する。
それからこの実行終了してCCW領域１２−
１に転送したCCWの先頭アドレスをチヤネル
１１はDMA方式にてメイン・メモリ１２の
CCWアドレス領域１２−２にセツトする。
１に転送したCCWの先頭アドレスをチヤネル
１１はDMA方式にてメイン・メモリ１２の
CCWアドレス領域１２−２にセツトする。
そしてチヤネル１１はメインCPU１０に対
し処理終了を割込みにより報告する。
し処理終了を割込みにより報告する。
この割込み報告によりメインCPU１０は上
記でCCWアドレス領域１２−２にセツトし
た情報にもとづき処理の終了したCCWの先頭
アドレスを認識し、これにより処理の終了した
CCWのみ読出してその終了ステイタスを読取
り、正常終了ならばそのまま終了させ、例えば
異常終了の場合にはそのコマンドの再実行等を
チヤネルに指示することになる。
記でCCWアドレス領域１２−２にセツトし
た情報にもとづき処理の終了したCCWの先頭
アドレスを認識し、これにより処理の終了した
CCWのみ読出してその終了ステイタスを読取
り、正常終了ならばそのまま終了させ、例えば
異常終了の場合にはそのコマンドの再実行等を
チヤネルに指示することになる。
勿論CCWアドレス領域はプログラム等により
適宜その位置を変更することができる。
適宜その位置を変更することができる。
本発明によればチヤネルで実行終了したコマン
ドのCCWを、例えばCCWの先頭アドレスにより
共有メモリに別途記入し、これをメインCPUも
しくはＩ／Ｏプロセツサが読取り、処理の終了し
たCCWをCCW領域１２−１より選択することが
できるので、従来のように応答のこないCCWを
も含めてCCWをすべてスキヤンするという必要
はなく、しかも複数のCCWを発行した場合、発
行順に終了しない場合でも、終了順に共有メモリ
に記入できるので処理終了のCCWを終了順に検
知することができ、効率的に処理終了したCCW
を選択することができる。したがつて、複数の
CCWが、次のCCWの先頭アドレスを前のCCW
でポイントしているCCWチエイン構成の場合で
も、処理終了したCCWがCCWアドレス領域に記
入されているので、CCWが発行順に終了されな
くともこのCCWアドレス領域をアクセスするこ
とにより、きわめて効率的に処理終了したCCW
を選択することが可能となる。
ドのCCWを、例えばCCWの先頭アドレスにより
共有メモリに別途記入し、これをメインCPUも
しくはＩ／Ｏプロセツサが読取り、処理の終了し
たCCWをCCW領域１２−１より選択することが
できるので、従来のように応答のこないCCWを
も含めてCCWをすべてスキヤンするという必要
はなく、しかも複数のCCWを発行した場合、発
行順に終了しない場合でも、終了順に共有メモリ
に記入できるので処理終了のCCWを終了順に検
知することができ、効率的に処理終了したCCW
を選択することができる。したがつて、複数の
CCWが、次のCCWの先頭アドレスを前のCCW
でポイントしているCCWチエイン構成の場合で
も、処理終了したCCWがCCWアドレス領域に記
入されているので、CCWが発行順に終了されな
くともこのCCWアドレス領域をアクセスするこ
とにより、きわめて効率的に処理終了したCCW
を選択することが可能となる。
第１図は従来のチヤネル制御方式、第２図は本
発明の一実施例構成図、第３図はその動作説明図
である。 図中、１はメインCPU、２はチヤネル、３は
メイン・メモリ、１０はメインCPU、１１はチ
ヤネル、１２はメイン・メモリを示す。
発明の一実施例構成図、第３図はその動作説明図
である。 図中、１はメインCPU、２はチヤネル、３は
メイン・メモリ、１０はメインCPU、１１はチ
ヤネル、１２はメイン・メモリを示す。
Claims (1)
- １ メインCPUもしくはＩ／Ｏプロセツサと、
共有メモリと、前記メインCPUもしくはＩ／Ｏ
プロセツサが共有メモリ上に複数のCCWをセツ
トしてこれにもとづきチヤネルを制御するように
したチヤネル制御方式において、各CCW毎に終
了ステイタスを具備し、チヤネルにCCWアドレ
スセツト回路を設け、これによりチヤネルによる
処理が終了したとき、処理終了CCWの先頭アド
レスは共有メモリの所定のCCWアドレス領域に
記入され、チヤネルからメインCPUもしくは
Ｉ／Ｏプロセツサに対して処理終了割込み報告が
あつたときメインCPUもしくはＩ／Ｏプロセツ
サは前記CCWアドレス領域をよみとり処理終了
CCW情報を得ることを特徴とするチヤネル制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18400183A JPS6075955A (ja) | 1983-09-30 | 1983-09-30 | チヤネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18400183A JPS6075955A (ja) | 1983-09-30 | 1983-09-30 | チヤネル制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6075955A JPS6075955A (ja) | 1985-04-30 |
| JPH023216B2 true JPH023216B2 (ja) | 1990-01-22 |
Family
ID=16145581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18400183A Granted JPS6075955A (ja) | 1983-09-30 | 1983-09-30 | チヤネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6075955A (ja) |
-
1983
- 1983-09-30 JP JP18400183A patent/JPS6075955A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6075955A (ja) | 1985-04-30 |
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