JPH0231890B2 - - Google Patents
Info
- Publication number
- JPH0231890B2 JPH0231890B2 JP58119822A JP11982283A JPH0231890B2 JP H0231890 B2 JPH0231890 B2 JP H0231890B2 JP 58119822 A JP58119822 A JP 58119822A JP 11982283 A JP11982283 A JP 11982283A JP H0231890 B2 JPH0231890 B2 JP H0231890B2
- Authority
- JP
- Japan
- Prior art keywords
- mode
- input
- channels
- address
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000003111 delayed effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005236 sound signal Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/0009—Time-delay networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H2218/00—Indexing scheme relating to details of digital filters
- H03H2218/06—Multiple-input, multiple-output [MIMO]; Multiple-input, single-output [MISO]
Landscapes
- Networks Using Active Elements (AREA)
Description
この発明は、音響信号に対応するデイジタル信
号に遅延装置に関し、遅延回路を構成するメモリ
を入力チヤンネル数に応じて分割して使用するこ
とにより、回路構成に柔軟性を持たせ、様々な使
用目的、使用状況に適応できるようにしたもので
ある。 音響信号に対応するデイジタル信号の遅延装置
は、例えばレコードのカツテイング時に必要とな
るアドバンス信号の作成に用いられる。すなわち
レコードのカツテイングにおいては、大レベル時
に隣りの溝にカツテイングが到達するのを防ぐた
め、記録信号の大小レベルに応じて記録溝ピツチ
（記録溝の隣接距離）を可変しており、この制御
を行なうため、原信号をレベル判断用の信号（ア
ドバンス信号）として記録溝ピツチを調整したう
えで、この原信号を遅延した信号で実際のカツテ
イングを行なつている。また別の用途として、ス
タジオ録音で楽器ごとの収録音に遅延をかけて音
場や音響効果を調整するのに用いられる。 この種の遅延回路は、従来においては第１図ａ
に示すように１つの入力に対して複数の出力チヤ
ンネルCH１〜CHNを有し、遅延時間を様々に選
択できるようにしたもの、あるいは第１図ｂに示
すように複数の入力チヤンネル１ch，２ch，…
に対応できるように、第１図ａのものを入力チヤ
ンネル数分具えるようにしたものが考えらてい
る。しかし、これらは遅延回路の構成が固定され
ているため、適応性が悪く使用目的、使用状況に
応じて別のものを用意しなければならない欠点が
あつた。例えば、上述のアドバンス信号の作成に
おいては、入力チヤンネル数は左右各チヤンネル
の計２チヤンネルでよいが、遅延時間は、1.1秒
程度（標準）と長いので遅延回路を構成する個々
のメモリの容量としては大きなものが必要であつ
た。また上述のスタジオ録音での音場や音響効果
の調整においては、遅延時間は比較的短くてよい
が（数ｍsec〜数10ｍsec）、楽器ごとに遅延時間
を操作するため、入力チヤンネル数の多いものが
必要であつた。 この発明は、上述の点に鑑みてなされたもの
で、１つの様々な使用状況や目的に適応できるよ
うにしたデイジタル信号の遅延装置を提供しよう
とするものである。 この発明によれば、遅延回路を構成するメモリ
の領域を入力チヤンネル数に応じて可変分割して
使用することにより、回路構成に柔軟性を持たせ
て様々な使用目的や、使用状況に適応できるよう
にしている。すなわち、入力チヤンネル数が少な
くてすむ時は、各入力チヤンネルに広いメモリ領
域を割り当てることができるので、長い遅延時間
を得ることができ、上述のアドバンス信号の作成
に適した構成が得られる。また遅延時間が短かく
てすむ時は、各入力チヤンネルのメモリ領域割り
当て量は少なくてすむのでその分入力チヤンネル
数を多くとることができ、上述のスタジオ録音で
の音場や音響効果の調整に適した構成が得られ
る。 以下、この発明の実施例を添付図面を参照して
説明する。この実施例では、８つの出力チヤンネ
ルCH１〜CH８を有し、入力チヤンネル数に応
じてこれら出力チヤンネルCH１〜CH８を等し
く割り当てることにより、各入力チヤンネルごと
に様々な遅延信号が得られるようにしている。す
なわち、入力チヤンネル数が１つの場合は、その
入力信号に対して８種類の遅延信号が得られよう
にし（以下この使用態様を１イン・モードとい
う）、入力チヤンネル数が２つの場合は、各入力
信号に対して４種類ずつの遅延信号が得られるよ
うにし（以下この使用態様を２イン・モードとい
う）、入力チヤンネル数が４つの場合は、各入力
信号に対して２種類づつの遅延信号が得られるよ
うにしている（以下この使用態様を４イン・モー
ドという）。 第２図は、この発明を適用したデイジタル信号
の遅延装置の全体構成例を示したものである。こ
の装置は４つの入力チヤンネル１ch〜４chを有
しており、それぞれの入力端子１〜４から入力さ
れる音響信号はアツテネータ５〜８を介してＡ−
Ｄ変換器９〜１２でそれぞれデイジタル信号に変
換されて、マルチプレクサ１３に入力される。マ
ルチプレクサ１３は、使用モードに応じて制御信
号（CPU）１４からの指令により、所定のクロ
ツクに従つて、各入力チヤンネル１ch〜４chの
入力データをマルチプレクスして出力する。例え
ば、１イン・モードの場合は、１クロツク（Ａ−
Ｄ変換器９〜１２の１サンプリング周期に対応）
ごとに入力チヤンネル（例えば第１入力チヤンネ
ル１ch）のサンプルを１つずつ出力する。また
２イン・モードの場合は、１クロツクごとに２つ
の入力チヤンネル（例えば第１、第２入力チヤン
ネル１ch，２ch）のサンプルを１つずつ順次出
力する。また、４イン・モードの場合は、１クロ
ツクごとに全入力チヤンネル１ch〜４chのサン
プルを１つずつ順次出力する。 マルチプレクサ１３から出力されるデータは遅
延回路を構成するメモリ（RAM）１５に加えら
れる。メモリ１５は、制御装置１４からの指令に
より使用モードの入力チヤンネル数に応じてメモ
リ領域が分割される。すなわち、１イン・モード
の場合は分割なしで全アドレスをその１つの入力
チヤンネル（例えば1ch）のみに用い、２イン・
モードの場合は２分割して各領域をそれぞれの入
力チヤンネル（例えば1ch，２ch）に割当てて用
い、４イン・モードの場合は、４分割して、各領
域を全入力チヤンネル１ch〜４chにそれぞれ割
当てて用いる。従つてメモリ１５を例えば64Kワ
ード構成とすれば、各入力チヤンネルの割当て量
は、 １イン・モード：64Kワード ２イン・モード：32Kワード ４イン・モード：16Kワード となる。 メモリ１５に加えられた各入力チヤンネルのデ
ータは、制御装置１４からの書込みアドレス指令
により、上記割当てられた領域にそれぞれ振り分
けられて順次書込まれていく。書込みアドレスは
各領域内を循環し、古いデータは新しいデータに
順次書き換えられていく。従つて、書込みクロツ
クを40kHzとすると、各モードで得られる最大遅
延時間は、 １イン・モード：64Kワード／40kHz＝1.6秒 ２イン・モード：32Kワード／40kHz＝0.8秒 ４イン・モード：16Kワード／40kHz＝0.4秒 となる。 メモリ１５に書込まれたデータは、制御装置１
４からの指令により順次読出される。このとき、
読出しアドレスを書込みアドレスに対してずらす
ことにより遅延データが得られる。この読出しは
書込みと同期して行なわれる。 第３図は、分割された１つのメモリ領域（アド
レス１〜アドレスｎ）における書込みアドレスと
読出しアドレスの関係を示したものである。書込
みはアドレス１〜アドレスｎのメモリ領域内を循
環して行なわれ、古いデータは新しいデータに順
次書き換えられていく。遅延時間をR1に設定し
た場合は、クロツクt1で書き込みが行なわれた時
は、クロツクt1′で書込みが行なわれたアドレス
のデータが読み出され、クロツクt2で書込みが行
なわれた時は、クロツクt2′で書込みが行なわれ
たアドレスのデータが読出され、クロツクt3で書
込みが行なわれた時は、クロツクt3′で書込みが
行なわれたアドレスのデータが読出されて、書込
みアドレスと読出しアドレスが一定の間隔T1を
保つて順次シフトされていく。１つの入力チヤン
ネルの信号に対して２種類の遅延データを得る場
合は、第３図に一点鎖線で示すように、別の遅延
時間R2を設定してt1，t2，t3，…のクロツクによ
る書込み時にt1″，t2″，t3′，…のクロツクで書込
まれたデータを読出すようにする。更に多くの遅
延時間を設定すれば、１つの入力チヤンネルの信
号についてより多くの種類の遅延データを得るこ
とができる。 第２図において、メモリ１５から読出されたデ
ータはデマルチプレクサ１６に入力され、制御装
置１４からの指令により、遅延ごとに各出力チヤ
ンネルCH１〜CH８に振り分けられる。各出力
チヤンネルCH１〜CH８に振り分けられた遅延
データはＤ−Ａ変換器１７〜２４でもとの音響信
号になおされて、各チヤンネル出力２５〜３２に
それぞれ導かれる。 第４図は、各モードにおけるメモリ１５の分割
状態と、各分割されたメモリ領域に対する出力チ
ヤンネルCH１〜CH８の割当て状態を示すもの
である。第４図ａは、１イン・モードの場合で、
この時は１つの入力チヤンネル１chにメモリ１
５の全領域が割当てられる。また、８個の写力チ
ヤンネルCH１〜CH８も全部入力チヤンネル１
chに割当てられ、入力チヤンネル１chの入力信
号について最大８種類の遅延信号が得られる。第
４図ｂは、２イン・モードの場合で、メモリ１５
は２つの領域１５ａ，１５ｂに分割され、それぞ
れ入力チヤンネル１ch，２chに割当てられる。
出力チヤンネル１CH〜８CHも２組に分割され
て、出力チヤンネル１CH〜４CHが入力チヤン
ネル１chに割当てられ、５CH〜８CHが入力チ
ヤンネル２chに割当てられる。従つてこの場合
は各入力チヤンネル１ch，２chの入力信号につ
いて最大４種類づつの遅延信号が得られる。第４
図ｃは４イン・モードの場合で、メモリ１５は４
つの領域１５ｃ，１５ｄ，１５ｅ，１５ｆに分割
され、入力チヤンネル１ch〜４chがそれぞれ割
当てられる。出力チヤンネル１CH〜８CHも４
組に分割されて、出力チヤンネル１CH，２CH
が入力チヤンネル１chに、出力チヤンネル３
CH，４CHが入力チヤンネル２chに、出力チヤ
ンネル５CH，６CHが入力チヤンネル３chに、
出力チヤンネル７CH，８CHが入力チヤンネル
４chにそれぞれ割当てられる。従つて、この場
合は各入力チヤンネル１ch〜４chの入力信号に
ついて最大２種類ずつの遅延信号が得られる。 各モードにおける入出力間の接続状態は等価的
に第５図ａ，ｂ，ｃのようにそれぞれ表わすこと
ができる。第５図ａが１イン・モード、ｂが２イ
ン・モード、ｃが４イン・モードの状態である。
すなわち、１イン・モードの場合は１つの入力チ
ヤンネル１chに対し８つの遅延素子を設けたの
と等価になり、２イン・モードの場合は入力チヤ
ンネル１ch，２chに対してそれぞれ４つの遅延
素子を設けたのと等価になり、４イン・モードの
場合は４つの入力チヤンネル１ch〜４chに対し
それぞれ２つの遅延素子を設けたのと等価にな
る。このように第２図のデイジタル遅延装置にお
いては、入力チヤンネル数と遅延時間の様々な組
合せが実現できる。 なお、第２図において、キーボード３３はモー
ドの選択、遅延時間の設定（各出力チヤンネル１
CH〜８CHごとに設定可能）等が行なわれる。
また、メモリ（RAM）３４には遅延時間の設定
値のほか処理のためのプログラムが記憶される。
また、表示装置３５には選択されているモードお
よび入力チヤンネル１ch〜４chと出力チヤンネ
ルCH１〜CH８の接続状態および各出力チヤン
ネルCH１〜CH８の遅延時間等が例えば第５図
のような方式で表示されて、現在使用状態が一目
でわかるようになつている。 次に、第２図の遅延装置の実際の信号遅延動作
を第６図のフローチヤートを参照して説明する。 使用するに際して予め、モードの選択および各
出力チヤンネルCH１〜CH８における各遅延時
間R1〜R8の設定を行なう。 モードの選択が行なわれると、制御装置１４で
はそのモードに応じてメモリ１５における各分割
領域の始めのアドレスと終りのアドレスを算出し
て、メモリ１５の分割を行なう。その算出値はメ
モリ１５の全領域を例えば0000H〜FFFFH（16進数
表記）とすると次のようになる。
号に遅延装置に関し、遅延回路を構成するメモリ
を入力チヤンネル数に応じて分割して使用するこ
とにより、回路構成に柔軟性を持たせ、様々な使
用目的、使用状況に適応できるようにしたもので
ある。 音響信号に対応するデイジタル信号の遅延装置
は、例えばレコードのカツテイング時に必要とな
るアドバンス信号の作成に用いられる。すなわち
レコードのカツテイングにおいては、大レベル時
に隣りの溝にカツテイングが到達するのを防ぐた
め、記録信号の大小レベルに応じて記録溝ピツチ
（記録溝の隣接距離）を可変しており、この制御
を行なうため、原信号をレベル判断用の信号（ア
ドバンス信号）として記録溝ピツチを調整したう
えで、この原信号を遅延した信号で実際のカツテ
イングを行なつている。また別の用途として、ス
タジオ録音で楽器ごとの収録音に遅延をかけて音
場や音響効果を調整するのに用いられる。 この種の遅延回路は、従来においては第１図ａ
に示すように１つの入力に対して複数の出力チヤ
ンネルCH１〜CHNを有し、遅延時間を様々に選
択できるようにしたもの、あるいは第１図ｂに示
すように複数の入力チヤンネル１ch，２ch，…
に対応できるように、第１図ａのものを入力チヤ
ンネル数分具えるようにしたものが考えらてい
る。しかし、これらは遅延回路の構成が固定され
ているため、適応性が悪く使用目的、使用状況に
応じて別のものを用意しなければならない欠点が
あつた。例えば、上述のアドバンス信号の作成に
おいては、入力チヤンネル数は左右各チヤンネル
の計２チヤンネルでよいが、遅延時間は、1.1秒
程度（標準）と長いので遅延回路を構成する個々
のメモリの容量としては大きなものが必要であつ
た。また上述のスタジオ録音での音場や音響効果
の調整においては、遅延時間は比較的短くてよい
が（数ｍsec〜数10ｍsec）、楽器ごとに遅延時間
を操作するため、入力チヤンネル数の多いものが
必要であつた。 この発明は、上述の点に鑑みてなされたもの
で、１つの様々な使用状況や目的に適応できるよ
うにしたデイジタル信号の遅延装置を提供しよう
とするものである。 この発明によれば、遅延回路を構成するメモリ
の領域を入力チヤンネル数に応じて可変分割して
使用することにより、回路構成に柔軟性を持たせ
て様々な使用目的や、使用状況に適応できるよう
にしている。すなわち、入力チヤンネル数が少な
くてすむ時は、各入力チヤンネルに広いメモリ領
域を割り当てることができるので、長い遅延時間
を得ることができ、上述のアドバンス信号の作成
に適した構成が得られる。また遅延時間が短かく
てすむ時は、各入力チヤンネルのメモリ領域割り
当て量は少なくてすむのでその分入力チヤンネル
数を多くとることができ、上述のスタジオ録音で
の音場や音響効果の調整に適した構成が得られ
る。 以下、この発明の実施例を添付図面を参照して
説明する。この実施例では、８つの出力チヤンネ
ルCH１〜CH８を有し、入力チヤンネル数に応
じてこれら出力チヤンネルCH１〜CH８を等し
く割り当てることにより、各入力チヤンネルごと
に様々な遅延信号が得られるようにしている。す
なわち、入力チヤンネル数が１つの場合は、その
入力信号に対して８種類の遅延信号が得られよう
にし（以下この使用態様を１イン・モードとい
う）、入力チヤンネル数が２つの場合は、各入力
信号に対して４種類ずつの遅延信号が得られるよ
うにし（以下この使用態様を２イン・モードとい
う）、入力チヤンネル数が４つの場合は、各入力
信号に対して２種類づつの遅延信号が得られるよ
うにしている（以下この使用態様を４イン・モー
ドという）。 第２図は、この発明を適用したデイジタル信号
の遅延装置の全体構成例を示したものである。こ
の装置は４つの入力チヤンネル１ch〜４chを有
しており、それぞれの入力端子１〜４から入力さ
れる音響信号はアツテネータ５〜８を介してＡ−
Ｄ変換器９〜１２でそれぞれデイジタル信号に変
換されて、マルチプレクサ１３に入力される。マ
ルチプレクサ１３は、使用モードに応じて制御信
号（CPU）１４からの指令により、所定のクロ
ツクに従つて、各入力チヤンネル１ch〜４chの
入力データをマルチプレクスして出力する。例え
ば、１イン・モードの場合は、１クロツク（Ａ−
Ｄ変換器９〜１２の１サンプリング周期に対応）
ごとに入力チヤンネル（例えば第１入力チヤンネ
ル１ch）のサンプルを１つずつ出力する。また
２イン・モードの場合は、１クロツクごとに２つ
の入力チヤンネル（例えば第１、第２入力チヤン
ネル１ch，２ch）のサンプルを１つずつ順次出
力する。また、４イン・モードの場合は、１クロ
ツクごとに全入力チヤンネル１ch〜４chのサン
プルを１つずつ順次出力する。 マルチプレクサ１３から出力されるデータは遅
延回路を構成するメモリ（RAM）１５に加えら
れる。メモリ１５は、制御装置１４からの指令に
より使用モードの入力チヤンネル数に応じてメモ
リ領域が分割される。すなわち、１イン・モード
の場合は分割なしで全アドレスをその１つの入力
チヤンネル（例えば1ch）のみに用い、２イン・
モードの場合は２分割して各領域をそれぞれの入
力チヤンネル（例えば1ch，２ch）に割当てて用
い、４イン・モードの場合は、４分割して、各領
域を全入力チヤンネル１ch〜４chにそれぞれ割
当てて用いる。従つてメモリ１５を例えば64Kワ
ード構成とすれば、各入力チヤンネルの割当て量
は、 １イン・モード：64Kワード ２イン・モード：32Kワード ４イン・モード：16Kワード となる。 メモリ１５に加えられた各入力チヤンネルのデ
ータは、制御装置１４からの書込みアドレス指令
により、上記割当てられた領域にそれぞれ振り分
けられて順次書込まれていく。書込みアドレスは
各領域内を循環し、古いデータは新しいデータに
順次書き換えられていく。従つて、書込みクロツ
クを40kHzとすると、各モードで得られる最大遅
延時間は、 １イン・モード：64Kワード／40kHz＝1.6秒 ２イン・モード：32Kワード／40kHz＝0.8秒 ４イン・モード：16Kワード／40kHz＝0.4秒 となる。 メモリ１５に書込まれたデータは、制御装置１
４からの指令により順次読出される。このとき、
読出しアドレスを書込みアドレスに対してずらす
ことにより遅延データが得られる。この読出しは
書込みと同期して行なわれる。 第３図は、分割された１つのメモリ領域（アド
レス１〜アドレスｎ）における書込みアドレスと
読出しアドレスの関係を示したものである。書込
みはアドレス１〜アドレスｎのメモリ領域内を循
環して行なわれ、古いデータは新しいデータに順
次書き換えられていく。遅延時間をR1に設定し
た場合は、クロツクt1で書き込みが行なわれた時
は、クロツクt1′で書込みが行なわれたアドレス
のデータが読み出され、クロツクt2で書込みが行
なわれた時は、クロツクt2′で書込みが行なわれ
たアドレスのデータが読出され、クロツクt3で書
込みが行なわれた時は、クロツクt3′で書込みが
行なわれたアドレスのデータが読出されて、書込
みアドレスと読出しアドレスが一定の間隔T1を
保つて順次シフトされていく。１つの入力チヤン
ネルの信号に対して２種類の遅延データを得る場
合は、第３図に一点鎖線で示すように、別の遅延
時間R2を設定してt1，t2，t3，…のクロツクによ
る書込み時にt1″，t2″，t3′，…のクロツクで書込
まれたデータを読出すようにする。更に多くの遅
延時間を設定すれば、１つの入力チヤンネルの信
号についてより多くの種類の遅延データを得るこ
とができる。 第２図において、メモリ１５から読出されたデ
ータはデマルチプレクサ１６に入力され、制御装
置１４からの指令により、遅延ごとに各出力チヤ
ンネルCH１〜CH８に振り分けられる。各出力
チヤンネルCH１〜CH８に振り分けられた遅延
データはＤ−Ａ変換器１７〜２４でもとの音響信
号になおされて、各チヤンネル出力２５〜３２に
それぞれ導かれる。 第４図は、各モードにおけるメモリ１５の分割
状態と、各分割されたメモリ領域に対する出力チ
ヤンネルCH１〜CH８の割当て状態を示すもの
である。第４図ａは、１イン・モードの場合で、
この時は１つの入力チヤンネル１chにメモリ１
５の全領域が割当てられる。また、８個の写力チ
ヤンネルCH１〜CH８も全部入力チヤンネル１
chに割当てられ、入力チヤンネル１chの入力信
号について最大８種類の遅延信号が得られる。第
４図ｂは、２イン・モードの場合で、メモリ１５
は２つの領域１５ａ，１５ｂに分割され、それぞ
れ入力チヤンネル１ch，２chに割当てられる。
出力チヤンネル１CH〜８CHも２組に分割され
て、出力チヤンネル１CH〜４CHが入力チヤン
ネル１chに割当てられ、５CH〜８CHが入力チ
ヤンネル２chに割当てられる。従つてこの場合
は各入力チヤンネル１ch，２chの入力信号につ
いて最大４種類づつの遅延信号が得られる。第４
図ｃは４イン・モードの場合で、メモリ１５は４
つの領域１５ｃ，１５ｄ，１５ｅ，１５ｆに分割
され、入力チヤンネル１ch〜４chがそれぞれ割
当てられる。出力チヤンネル１CH〜８CHも４
組に分割されて、出力チヤンネル１CH，２CH
が入力チヤンネル１chに、出力チヤンネル３
CH，４CHが入力チヤンネル２chに、出力チヤ
ンネル５CH，６CHが入力チヤンネル３chに、
出力チヤンネル７CH，８CHが入力チヤンネル
４chにそれぞれ割当てられる。従つて、この場
合は各入力チヤンネル１ch〜４chの入力信号に
ついて最大２種類ずつの遅延信号が得られる。 各モードにおける入出力間の接続状態は等価的
に第５図ａ，ｂ，ｃのようにそれぞれ表わすこと
ができる。第５図ａが１イン・モード、ｂが２イ
ン・モード、ｃが４イン・モードの状態である。
すなわち、１イン・モードの場合は１つの入力チ
ヤンネル１chに対し８つの遅延素子を設けたの
と等価になり、２イン・モードの場合は入力チヤ
ンネル１ch，２chに対してそれぞれ４つの遅延
素子を設けたのと等価になり、４イン・モードの
場合は４つの入力チヤンネル１ch〜４chに対し
それぞれ２つの遅延素子を設けたのと等価にな
る。このように第２図のデイジタル遅延装置にお
いては、入力チヤンネル数と遅延時間の様々な組
合せが実現できる。 なお、第２図において、キーボード３３はモー
ドの選択、遅延時間の設定（各出力チヤンネル１
CH〜８CHごとに設定可能）等が行なわれる。
また、メモリ（RAM）３４には遅延時間の設定
値のほか処理のためのプログラムが記憶される。
また、表示装置３５には選択されているモードお
よび入力チヤンネル１ch〜４chと出力チヤンネ
ルCH１〜CH８の接続状態および各出力チヤン
ネルCH１〜CH８の遅延時間等が例えば第５図
のような方式で表示されて、現在使用状態が一目
でわかるようになつている。 次に、第２図の遅延装置の実際の信号遅延動作
を第６図のフローチヤートを参照して説明する。 使用するに際して予め、モードの選択および各
出力チヤンネルCH１〜CH８における各遅延時
間R1〜R8の設定を行なう。 モードの選択が行なわれると、制御装置１４で
はそのモードに応じてメモリ１５における各分割
領域の始めのアドレスと終りのアドレスを算出し
て、メモリ１５の分割を行なう。その算出値はメ
モリ１５の全領域を例えば0000H〜FFFFH（16進数
表記）とすると次のようになる。
【表】
また、遅延時間R1〜R8は各メモリ領域におけ
る書込みが一巡する時間内で設定できるから、設
定できる最長値はメモリ領域の広さによつて異な
り、前述のように、１イン・モードを基準とする
と２イン・モードの場合はその1/2、４イン・モ
ードの場合は1/4と次第に短かくなる。 各モードにおける信号遅延動作は次のようにな
る。なお、各モードにおける書込みアドレスと読
出しアドレスの関係を第７図に示す。 １イン・モード（第７図ａ） １イン・モードが選択された場合は、メモリ
１５の分割はないので、始めのアドレスＡ１か
らメモリ１５の全領域を一巡して順次書込み、
かつ読出していく。読出しのアドレスは、予め
設定された遅延時間R1〜R8に従つて、現在の
書込みアドレスAD１からのアドレス距離を換
算して得られる。これら読出されたデータはデ
マルチプレクスされて出力される。１組の書込
み、読出しが終了するごとに（この１つのルー
プが入力データの１サンプリング周期に対応し
ている）現在のアドレスAD１を１つづつ進め
ていき、現在のアドレスAD１が終りのアドレ
スＥ１を終了したら、再び始めのアドレスＡ１
に戻つて動作を繰返す。 ２イン・モード（第７図ｂ） ２イン・モードが選択された場合は、２分割
されたメモリ１５の各領域に始めのアドレスＡ
１，Ａ２から入力チヤンネル１ch，２chのデ
ータをマルチプレクスして記憶させる。読出し
は、出力チヤンネルCH１〜CH４については、
第１のメモリ領域１５ａの現アドレスAD１か
らそれぞれ設定された遅延時間R1〜R4により
演算して得られるアドレスをアクセスして行な
われ、出力チヤンネルCH５〜CH８について
は、第２のメモリ領域１５ｂの現アドレスAD
２からそれぞれ設定された遅延時間R5〜R8に
より演算して得られるアドレスをアクセスして
行なわれる。各領域１５ａ，１５ｂにおいてそ
れぞれ１組の書込み、読出しが数量するごとに
（この場合も１ループで１サンプリング周期に
対応している）現アドレスAD１，AD２を１
つずつ進めて、以上の動作を繰返す。現アドレ
スAD１，AD２が各領域の終りのアドレスＥ
１，Ｅ２を終了したら、再び始めのアドレスＡ
１，Ａ２に戻つて動作を繰返す。 ４イン・モード（第７図ｃ） ４イン・モードが選択された場合は、４分割
されたメモリ１５の各領域１５ｃ〜１５ｆに、
始めのアドレスＡ１，Ａ２，Ａ３，Ａ４から入
力チヤンネルch１，ch２，ch３，ch４のデー
タをマルチプレクスして記憶させる。読出し
は、出力チヤンネルCH１，CH２については、
第１のメモリ領域１５ｃの現アドレスAD１か
らそれぞれ設定された遅延時間R1、R2により
演算して得られるアドレスをアクセスして行な
われ、出力チヤンネルCH３，CH４について
は、第２のメモリ領域１５ｄの現アドレスAD
２からそれぞれ設定された遅延時間R3、R4に
より演算して得られる現アドレスをアクセスし
て行なわれ、出力チヤンネルCH５，CH６に
ついては、第３のメモリ領域１５ｅの現アドレ
スAD３からそれぞれ設定された遅延時間R5、
R6により演算して得られるアドレスをアクセ
スして行なわれ、出力チヤンネルCH７CH８
については、第４のメモリ領域１５ｆを現アド
レスAD４からそれぞれ設定された遅延時間
R7、R8により演算して得られるアドレスをア
クセスして行なわれる。各領域１５ｃ〜１５ｆ
においてそれぞれ１組の書込み、読出しが終了
するごとに（この場合も１ループで１サンプリ
ング周期に対応している）現アドレスAD１，
AD２，AD３，AD４を１つずつ進めて、以上
の動作を繰返す。現アドレスAD１，AD２，
AD３，AD４が各領域の終りのアドレスＥ１，
Ｅ２，Ｅ３，Ｅ４を終了したら再び始めのアド
レスＡ１，Ａ２，Ａ３，Ａ４に戻つて動作を繰
返す。 なお、上記実施例においてはメモリ１５を入力
チヤンネル数に応じて均等に分割したが、入力チ
ヤンネルによつて必要とする遅延時間が異なる場
合は、それに応じて入力チヤンネルごとに割当て
量を異ならせるようにすることもできる。 以上説明したように、この発明によれば、入力
チヤンネル数に応じてメモリの領域を可変分割し
て使用するようにしたので、入力チヤンネル数と
遅延時間の様々な組合せが実現でき、様々な使用
目的、使用状況に適応することができる。
る書込みが一巡する時間内で設定できるから、設
定できる最長値はメモリ領域の広さによつて異な
り、前述のように、１イン・モードを基準とする
と２イン・モードの場合はその1/2、４イン・モ
ードの場合は1/4と次第に短かくなる。 各モードにおける信号遅延動作は次のようにな
る。なお、各モードにおける書込みアドレスと読
出しアドレスの関係を第７図に示す。 １イン・モード（第７図ａ） １イン・モードが選択された場合は、メモリ
１５の分割はないので、始めのアドレスＡ１か
らメモリ１５の全領域を一巡して順次書込み、
かつ読出していく。読出しのアドレスは、予め
設定された遅延時間R1〜R8に従つて、現在の
書込みアドレスAD１からのアドレス距離を換
算して得られる。これら読出されたデータはデ
マルチプレクスされて出力される。１組の書込
み、読出しが終了するごとに（この１つのルー
プが入力データの１サンプリング周期に対応し
ている）現在のアドレスAD１を１つづつ進め
ていき、現在のアドレスAD１が終りのアドレ
スＥ１を終了したら、再び始めのアドレスＡ１
に戻つて動作を繰返す。 ２イン・モード（第７図ｂ） ２イン・モードが選択された場合は、２分割
されたメモリ１５の各領域に始めのアドレスＡ
１，Ａ２から入力チヤンネル１ch，２chのデ
ータをマルチプレクスして記憶させる。読出し
は、出力チヤンネルCH１〜CH４については、
第１のメモリ領域１５ａの現アドレスAD１か
らそれぞれ設定された遅延時間R1〜R4により
演算して得られるアドレスをアクセスして行な
われ、出力チヤンネルCH５〜CH８について
は、第２のメモリ領域１５ｂの現アドレスAD
２からそれぞれ設定された遅延時間R5〜R8に
より演算して得られるアドレスをアクセスして
行なわれる。各領域１５ａ，１５ｂにおいてそ
れぞれ１組の書込み、読出しが数量するごとに
（この場合も１ループで１サンプリング周期に
対応している）現アドレスAD１，AD２を１
つずつ進めて、以上の動作を繰返す。現アドレ
スAD１，AD２が各領域の終りのアドレスＥ
１，Ｅ２を終了したら、再び始めのアドレスＡ
１，Ａ２に戻つて動作を繰返す。 ４イン・モード（第７図ｃ） ４イン・モードが選択された場合は、４分割
されたメモリ１５の各領域１５ｃ〜１５ｆに、
始めのアドレスＡ１，Ａ２，Ａ３，Ａ４から入
力チヤンネルch１，ch２，ch３，ch４のデー
タをマルチプレクスして記憶させる。読出し
は、出力チヤンネルCH１，CH２については、
第１のメモリ領域１５ｃの現アドレスAD１か
らそれぞれ設定された遅延時間R1、R2により
演算して得られるアドレスをアクセスして行な
われ、出力チヤンネルCH３，CH４について
は、第２のメモリ領域１５ｄの現アドレスAD
２からそれぞれ設定された遅延時間R3、R4に
より演算して得られる現アドレスをアクセスし
て行なわれ、出力チヤンネルCH５，CH６に
ついては、第３のメモリ領域１５ｅの現アドレ
スAD３からそれぞれ設定された遅延時間R5、
R6により演算して得られるアドレスをアクセ
スして行なわれ、出力チヤンネルCH７CH８
については、第４のメモリ領域１５ｆを現アド
レスAD４からそれぞれ設定された遅延時間
R7、R8により演算して得られるアドレスをア
クセスして行なわれる。各領域１５ｃ〜１５ｆ
においてそれぞれ１組の書込み、読出しが終了
するごとに（この場合も１ループで１サンプリ
ング周期に対応している）現アドレスAD１，
AD２，AD３，AD４を１つずつ進めて、以上
の動作を繰返す。現アドレスAD１，AD２，
AD３，AD４が各領域の終りのアドレスＥ１，
Ｅ２，Ｅ３，Ｅ４を終了したら再び始めのアド
レスＡ１，Ａ２，Ａ３，Ａ４に戻つて動作を繰
返す。 なお、上記実施例においてはメモリ１５を入力
チヤンネル数に応じて均等に分割したが、入力チ
ヤンネルによつて必要とする遅延時間が異なる場
合は、それに応じて入力チヤンネルごとに割当て
量を異ならせるようにすることもできる。 以上説明したように、この発明によれば、入力
チヤンネル数に応じてメモリの領域を可変分割し
て使用するようにしたので、入力チヤンネル数と
遅延時間の様々な組合せが実現でき、様々な使用
目的、使用状況に適応することができる。
第１図は従来におけるデイジタル遅延回路の構
成を示すブロツク図、第２図はこの発明の一実施
例を示すブロツク図、第３図は第２図の装置にお
いて分割された各メモリ領域における書込みアド
レスと読出しアドレスの関係を示す図、第４図は
各モードにおける第２図のメモリの分割状態を示
す図、第５図は各モードにおける第２図の装置の
入出力の接続状態の等価回路を示す図、第６図は
各モードにおける第２図の装置の動作を示すフロ
ーチヤート、第７図ａ，ｂ，ｃはそれぞれ１イ
ン・モード、２イン・モード、４イン・モード時
における書込みアドレスと読出しアドレスの関係
を示したものである。 １〜４……入力端子、１５……メモリ、１５ａ
〜１５ｅ……メモリ分割領域、２５〜３２……出
力端子、１ch〜４ch……入力チヤンネル、CH１
〜CH８……出力チヤンネル。
成を示すブロツク図、第２図はこの発明の一実施
例を示すブロツク図、第３図は第２図の装置にお
いて分割された各メモリ領域における書込みアド
レスと読出しアドレスの関係を示す図、第４図は
各モードにおける第２図のメモリの分割状態を示
す図、第５図は各モードにおける第２図の装置の
入出力の接続状態の等価回路を示す図、第６図は
各モードにおける第２図の装置の動作を示すフロ
ーチヤート、第７図ａ，ｂ，ｃはそれぞれ１イ
ン・モード、２イン・モード、４イン・モード時
における書込みアドレスと読出しアドレスの関係
を示したものである。 １〜４……入力端子、１５……メモリ、１５ａ
〜１５ｅ……メモリ分割領域、２５〜３２……出
力端子、１ch〜４ch……入力チヤンネル、CH１
〜CH８……出力チヤンネル。
Claims (1)
- １ デイジタル遅延回路を構成する所定容量のメ
モリのメモリ領域を、処理すべき入力信号のチヤ
ンネル数に応じて可変分割して当該各チヤンネル
入力信号に割り当てることにより、入力チヤンネ
ル数が多いときは各チヤンネル入力信号に割り当
てられるメモリ領域が減少して最大遅延時間が短
縮し、入力チヤンネル数が少ないときは各チヤン
ネル入力信号に割り当てられるメモリ領域が増大
して最大遅延時間が伸長するように構成してなる
デイジタル遅延装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11982283A JPS6010908A (ja) | 1983-06-30 | 1983-06-30 | デイジタル遅延装置 |
| US06/624,618 US4581759A (en) | 1983-06-30 | 1984-06-26 | Signal delaying device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11982283A JPS6010908A (ja) | 1983-06-30 | 1983-06-30 | デイジタル遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010908A JPS6010908A (ja) | 1985-01-21 |
| JPH0231890B2 true JPH0231890B2 (ja) | 1990-07-17 |
Family
ID=14771102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11982283A Granted JPS6010908A (ja) | 1983-06-30 | 1983-06-30 | デイジタル遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010908A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0562489U (ja) * | 1992-01-31 | 1993-08-20 | 株式会社新来島どっく | 海上輸送用大型コンテナ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0754430B2 (ja) * | 1985-09-13 | 1995-06-07 | カシオ計算機株式会社 | エフエクト装置 |
| JPS6263994A (ja) * | 1985-09-14 | 1987-03-20 | カシオ計算機株式会社 | エフエクト装置 |
| JPH0754431B2 (ja) * | 1985-09-18 | 1995-06-07 | カシオ計算機株式会社 | エフェクト装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110414A (en) * | 1979-02-19 | 1980-08-25 | Victor Co Of Japan Ltd | Digital signal delay unit |
| JPS5698026A (en) * | 1979-12-29 | 1981-08-07 | Fuji Electric Co Ltd | Analog-digital conversion system |
| JPS5714517B2 (ja) * | 1974-08-10 | 1982-03-25 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5714517U (ja) * | 1980-06-27 | 1982-01-25 |
-
1983
- 1983-06-30 JP JP11982283A patent/JPS6010908A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5714517B2 (ja) * | 1974-08-10 | 1982-03-25 | ||
| JPS55110414A (en) * | 1979-02-19 | 1980-08-25 | Victor Co Of Japan Ltd | Digital signal delay unit |
| JPS5698026A (en) * | 1979-12-29 | 1981-08-07 | Fuji Electric Co Ltd | Analog-digital conversion system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0562489U (ja) * | 1992-01-31 | 1993-08-20 | 株式会社新来島どっく | 海上輸送用大型コンテナ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6010908A (ja) | 1985-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4581759A (en) | Signal delaying device | |
| JPH0231890B2 (ja) | ||
| US4506579A (en) | Electronic musical instrument | |
| US5351238A (en) | Method of controlling a frame phase of a time-division switch and frame phase variable time-division switch | |
| JPS631664B2 (ja) | ||
| JPH0828913B2 (ja) | 時間多重スイッチ | |
| DE19843634A1 (de) | Speicherplatzzuweisung für Echtzeitaudioverarbeitung | |
| EP1377122A2 (en) | Sound data delay unit | |
| US5500825A (en) | Parallel data outputting storage circuit | |
| JPS639240B2 (ja) | ||
| JP2870493B2 (ja) | メモリアドレス管理装置 | |
| JP2765887B2 (ja) | データ多重方式 | |
| JPS6161399B2 (ja) | ||
| JP2921286B2 (ja) | デジタルトーン発生回路 | |
| JP2826311B2 (ja) | タイムスロット入替え装置 | |
| JPS6219120B2 (ja) | ||
| JPH05307834A (ja) | バッファメモリ装置 | |
| JPH0550709B2 (ja) | ||
| JPH0634306B2 (ja) | インタ−リ−ブ回路 | |
| JP2684820B2 (ja) | サラウンド回路 | |
| JP2650382B2 (ja) | ディジタル信号処理方法及び回路 | |
| JPS62173900A (ja) | デジタルオ−デイオ信号再生装置 | |
| JP3770030B2 (ja) | 録音再生装置 | |
| JPS6039240B2 (ja) | 時分割型音声フアイル | |
| JPS6412398B2 (ja) |