JPH0231456A - Ｉｃパッケージおよびこれを使用した電子装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＩＣパ、ケージ及びこれを使用した電子装置に
関する。

〔従来の技術〕

第２図（ａ）〜（ｅ）は従来技術のＩＣパ、ケージのＤ
ｕａｌ　Ｉｎ１ｉｎｅ　Ｐａｃｋａｇｅ　（以下、ＤＩ
Ｐタイプと記す）及びＰｉｎ　Ｇｒｉｄ　Ａｒｒａｙ　
（以下、ＰＧＡタイプと記す）を示す斜視図である。第
２図（ｉ）　、　Ｕ）はＤＩＰタイプ用ソケットとＰＧ
Ａタイプ用ソケットを示す斜視図である。従来のＩＣパ
ッケージの端子は突起状の端子であるためにＩＣパッケ
ージを保存するときく端子が曲がらないように注意して
保存する必要がある。また、ＩＣパッケージを基板に実
装する場合は基板の上に並べて実装するためＫＩＣパッ
ケージ同士の端子を基板の配線を利用して接続するとき
く基板の配線が重ならないように配慮して配線を決める
必要があると共に配線が複雑になるという問題点がある
、この問題点をＰＧ人タイプの４ビツト構成のメモリを
例にとって説明する。２つの前記４ビツト構成のメモリ
を使ってデータ長８ビ、トのメモリを実現したときの実
装図を第２図（ｆ）に示す、また、その基板の配線を第
２図Ｃｇ）に示す。２つのメモリ装置はデータ端子の４
つ以外の端子（アドレス端子、チップセレクト端子、リ
ード端子、ライト端子等）は配線が接続されているもの
とする。片方はデータの上位４ビツトとして使いもう一
方は下位４ビツトとして使用する。第２図（ｆ）はＩＣ
パッケージが２つ上下に並んで実装されていることを示
しその配線は第２図（ｇ）の様に複雑になシ、２つの同
じ端子を接続する配線の距離が長くなるために遅延時間
が発生する。この線間距離のための遅延時間はわずかな
ものであるがスーパー・コンピュータと呼ばれる高速で
演算を行ない高速にメモリをアクセスする必要のあるコ
ンピー−ターではこのわずかな線間距離の遅延時間も考
慮して基板の配線を設計する必要がある。

２つのＩＣパッケージの端子間の線間距離を短くする従
来の方法として、ＤＩＰタイプを２段に重ねて端子同士
を半田で接続する方法があるがその例として４ビツト構
成のメモリを２つ使って８ビ、トのメモリを実現する場
合を第２図（ｈ）に示す。

この場合は第２図（ｆ）に比べてＩＣパ、ケージ同士の
端子間の線間距離は短くなり、基板内の配線は簡単にな
るが、ＩＣパッケージの上にＩＣパ、ケージを乗せて端
子同士を半田付けし、データ線はジャンパーで接続する
ために信頼性の問題はあるし、ＤＩＰタイプに比べて端
子数を多くとれるＰＧＡタイプでは２段重ねに−する方
法がないという問題がある。

ＩＣパッケージの誤実装をさける従来の方法には第２図
（ａ）のガイドマーク３０や第２図（Ｃ）のガイドマー
ク４０及び第２図（ｄ）のガイドビン４１などがあるが
ＩＣパッケージの上下を逆にさすことやＩＣパッケージ
をいくつか重ねて実装したときに下になったＩＣパ、ケ
ージの実装状態を確認することを考慮していないために
本発明のように上下を逆に挿せるうえ幾つも重ねて実装
できるＩＣパッケージでは有効な誤実装防止方法とはい
えない。

〔発明が解決しようとする課題〕

上述した従来のＩＣパッケージは、ＩＣパッケージを保
存するときにピンが曲がらないように注意する必要があ
るという問題点かあり、また、ＩＣパッケージ実装時の
ＩＣパッケージの端子間を基板の配線で接続する時に線
間距離が長くなってしまい遅延時間も比例して長くなっ
てしまうという問題点と基板内の配線が複雑になってし
まうし、線間距離を短くするためＫＤＩＰタイプのＩＣ
パッケージを２段重ねにするときの作業が複雑であシ信
頼性の問題があり、ＰＧＡタイプでは２段重ね出来ない
という問題点がある。

従来のＩＣパッケージが実装された電子装置では基板内
の配線が複雑になると共にＩＣパッケージを２段重ねに
して実装するには信頼性の問題がある。

〔課題を解決するための手段〕

ＩＣパッケージの端子部分をＩＣパッケージの上側から
下側まで突き抜けたスルー・ホールにし、ソケット側を
ピン状にすることによって、ＩＣパッケージの保存を容
易にし、ＩＣパッケージ間の線間距離と遅延時間を短く
するためにＩＣパッケージを重ねて実装することが容易
に可能となる。

ダば−・ホールを設けることによ少種類′の異なるＩＣ
パッケージを２段重ねで実装することが可能となる。

ＩＣパッケージの上下を逆にすると物理的にソケットに
実装できなくなるように端子を配置すると共にＩＣパッ
ケージの側面に上下の区別とＩＣパッケージの種類の区
別をもった実装位置確認用のマークをつける。

本発明の端子がスルー・ホールとなっているＩＣパッケ
ージを基板に実装する為にソケットのＩＣパッケージを
実装する側の端子をピン状にする。

基板内の配線を簡単にし、高密度実装を実現するために
、電子装置において本発明のＩＣパッケージとソケット
を使用して本発明のＩＣパッケージを少なくとも１個以
上実装する。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）の様にＩＣパッケージ１００の端子１０１
をスルー・ホールにすることによって、ＩＣパッケージ
だけの保存を容易にし、ソケット２００側の端子２０１
を第１図（ｂ）のようにピンにすることによってＩＣパ
ッケージ１００の端子１０１にソケット２００の端子２
０１をさして基板に実装する。また、第１図（Ｃ）のよ
うにソケット２００のピンをつかってＩＣパッケージ１
００を実装したときにＩＣパッケージ１００を固定する
九めに半田付けをしても良いし、端子２０１が第１図（
ｄ）〜（ｆ）のような形状の物を使用して固定させても
よい。端子２０１の長さが長ければ第１図（ｇ）のよう
にＩＣパッケージ１００を重ねて実装することが可能で
あシ重ねて実装すればＩＣパッケージ間の端子の線間距
離が短くな夛、情報の伝わる時の遅延時間も短くなる。

端子２０１の長さが長すぎればペンチ等で切れば邪魔に
はならない。

ガイドマーク２０は挿す向き及び上下を間違わないよう
につけた誤実装防止用の印であり側面から見ても上下の
区別ができるように下向きの三角の印にして６り、この
例では三角形の頂点（一番鋭角な角）方向が下側、底辺
方向が上側の区別がしである。また、別の誤実装防止方
法としては第１図（）Ｉ）の様に上下を間違えると物理
的に実装できなくなるようにＩＣパ、ケージとソケット
にガイドホール２１とガイドピン２２を設ける方法もあ
る、ガイドホール２１およびガイドピン２２を配置する
場所はＩＣパッケージの端子の位置が線対示す、断面図
に見られるようにＩＣパッケージ１００の側面には上下
の区別をもった位置確認のマーク２０が付いており、Ｂ
−Ｂ／線断面図から解るようにＩＣパッケージの端子は
ＩＣパ、ケージの上側から下側まで突き抜けたスルー・
ホール１０１になっている。スルー・ホール１０１のう
ちの１０２はＢ−Ｂ／断面図から解るよう４ＣＩＣパツ
ケ一ジ内部のＩＣチップｌとＩＣパッケージ内の配線２
によって接続されていないスルー・ホールで端子の意味
を持たないただの穴である（端子の意味を持たないスル
ー・ホールをダば−・ホールと称する）。ガイド・ホー
ル２１はＩＣパ、ケージ１００を実装するときに実装方
向を間違えると物理的に実装できないように設けたスル
ー・ホールであ多端子の配置が線対象または点対象とな
らないように配置しである。

第２の実施例として４ビツト構成のメモリを２個重ねて
実装し８ビツトのデータ長のメそりを実現する方法を示
す。４ビ、ト構成のメモリは第３図（ａ）に示す端子の
信号配列のＩＣパ、ケージＡ３０１と第３図（ｂ）に示
す端子の信号配列のＩＣパッケージＢ５０２の２種類が
あるものとし、ＩＣパ、ケージＡ３０１とＩＣパッケー
ジＢ５０２の違いはＩＣパッケージＡ３０１ではデータ
端子となっている４つの端子がＩＣパ、ケージＢ５０２
では端子としての意味を持たないただの穴のスルー・ホ
ール（以下、端子としての意味を持たないスルー・ホー
ルをダば−・ホールと称する）であシ、逆ＫＩＣパ、ケ
ージＢ５０２ではデータ端子となっている４つの端子が
ＩＣパッケージＡ３０１ではダミー・ホールとなってい
る、ＩＣパ、ケージＡ３０１とＩＣパ、ケージＢ５０２
を１つのンケッ）２００に重ねて実装した図を第３図（
ｄ）に示す。

基板の中の配線図を第３図（Ｃ）に示すが明らかにＰＧ
Ａタイプを２個使った第２図（ｇ）に比べて単純になる
と共に第２図（ｇ）では２つのＢ０人の端子間距離がＩ
Ｃパ、ケージの横幅の長さ以上になるのに比べて第３図
（ｄ）ではＩＣパ、ケージＡ３０１とＩＣパッケージＢ
５０２の端子間距離がＩＣパ。

ケージの高さ分ぐらいの長さになるので明らかに短くな
る。

本発明のＩＣパ、ケージとソケットを使用してＩＣパッ
ケージを実装した電子装置は基板内の配線が単純になる
とともにＩＣパ、ケージ間の端子間距離が短くな、９、
ＩＣパッケージに情報が伝わる時間差が短くなるという
効果がある。

次に１第３の実施例として異なる種類のＩＣパ、ケージ
を接続する例を示す。

本発明のＩＣパ、ケージ用のソケットのビンの信号の意
味を規格化することによって、端子数は増加するがＩＣ
パッケージにとって必要のない端子はダｉ−・ホールに
することによってまったく種類のことなるＩＣパ、ケー
ジを幾つも重ねて実装することが可能になる。

例として中央処理装置のＣＰＵ・ＩＣパッケージ４１０
と浮動小数点演算プロセ、すのＰＰＰ・ＩＣパッケージ
４２０と記憶装置のメモリ・ＩＣパッケージ４３０を１
つのソケットに重ねて実装する場合を示す。

第４図（ａ）　、　（ｂ）に示すように本実施例のソケ
ット４００の端子は配置されており、ンケ、）４００の
ビン端子４０１はＩＣパ、ケージが３個重ねてさせるほ
ど十分長い、また、ビン端子４０１のそれぞれに接続さ
れた信号の内訳けを第１表に示す。

第１表に示されるようにＣＰＵ−ＩＣパ、ケージ４１０
、ＰＰＰ−ＩＣパッケージ４２０、メモ＋７　Ｉ　Ｃパ
、ケージ４３０にとって不要な端子はダミー・ホールと
することによって第４図（ｂ）に示すようにソケット４
００にＣＰＵ・ＩＣパッケージ４１０、ＦＰＰ・ＩＣパ
ッケージ４２０、メモリ・ＩＣパッケージ４３０の種類
の異なるＩＣパ。

ケージを１つのソケットに実装することができるので本
発明のＩＣパ、ケージとソケットを使って電子装置にＩ
Ｃパッケージを高密度に実装することができる。

また、誤実装防止用にＩＣパ、ケージの側面に上下の区
別を持ったガイドマーク４１１，４２１゜４３１を付け
ることによってメモリ・ＩＣパッケージ４３０の下に実
装されているＰＰＰ・ＩＣパッケージ４２０．ＣＰＵ・
ＩＣパッケージ４１０が正常な向きに実装されているか
どうかを前記ガイドマーク４２１，４３１を見ることに
よって実装されている状態で簡単に確認することができ
る。

第１表 各ＩＣパッケージの端子の内、不買の端子はダミー・ホ
ールとする。

次に、第４の実施例として端子部分がＩＣパ。

ケージの上側から下側まで突き抜けたスルー・ホールに
なっていることを特徴にするＩＣパッケージにおいてス
ルー・ホールの少なくとも１つは誤実装防止用として機
能すると共にパッケージ本体の側面の少なくとも一部に
実装位置確認用のマークが設けられている例を第５図（
ａ）　、　（ｂ）をもって説明する。

ＩＣパッケージＸ５１０．ＩＣパッケージＹ５２０、Ｉ
Ｃパッケージｚ５３０の端子の配置は第１図（ｉ）に示
されるＩＣパッケージ１００と同じになっておシ、第５
図（ａ）に示すようにＩＣパッケージＸ５１０％ＩＣパ
ッケージＹ５２０．ＩＣパッケージＺ５３０を１つのＩ
Ｃンケットｘｙｚ５００に重ねて実装した場合、ガイド
ホール２１とガイドビン２２のために正規な方向および
上下でしか実装できないためにＩＣパッケージＸ５１０
゜ＩＣパッケージＹ５２０％ＩＣパッケージｚ５３０が
正規の方向および上下で実装されていることはすぐに判
断できるが、それだけでは下側に実装されたために側面
しか見えないＩＣパッケージＸ５１０、ＩＣパ、ケージ
Ｙ５２０が本当にＩＣパッケージＸ５１０、ＩＣパッケ
ージＹ５２０であることを側面から判断できないために
ＩＣパ、ケージＸ５１０、ＩＣパ、ケージＹ５２０、Ｉ
Ｃパッケージｚ５３０の側面には第５図（ｂ）に示すよ
うな各種類のＩＣパッケージによって色が違う実装位置
確認用のマーク５１１．５２１．５３１がついている。

ガイドホール２１及びガイドピン２２のために実装され
たＩＣパッケージが正規の方向および上下で実装されて
いることが判断でき、実装位置確認用のマーク５１１．
５２１．５３１によって実装された状態で正しい種類の
ＩＣパッケージが正しい向きおよび方向で実装されてい
ることを確認できるという効果がある。

次に、第５の実施例として第４の実施例においてＩＣパ
ッケージＸ５１０、ＩＣパッケージＹ５２０％ＩＣパッ
ケージＺ５３０の実装順序が下からＩＣパッケージＸ５
１０、ＩＣパ、ケージＹ５２０、ＩＣパッケージＺ５３
０の順序で実装するように決まっている場合の実施例を
示す。

第６図（ａ）ＯようにＩＣパ、ケージＸ５１０、工Ｃハ
、’Ｉ−シＹ５２０．　Ｉ　ＣＡ、ケージｚ５３０が実
装された状態でＩＣパッケージの種類と実装順序が確認
できるように第６図（ｂ）　Ｋ示すようなパターンｌの
実装位置および順次確認用のマーク５１２．５２２，５
３２が側面についている。第６図（Ｃ）のように実装順
序を間違えた場合は側面に実装順序が確認出来るような
マークが付いているためにすぐに実装順序が間違ってい
るということが解る。

第６図（ｂ）のパターン２の５１３，５２３，５３３は
実装された状態で一番上から何番目のＩＣパッケージか
を意味する形にした実装位置および順序確認用のマーク
例である。

すなわち、ガイドホール２１及びガイドピン２２のため
に実装されたＩＣパッケージが正規の方向および上下で
実装されていることが判断でき、実装位置および順序確
認用のマーク５１２，５２２゜５３２によって実装され
た状態で正しい種類のＩＣパッケージが正しい向きおよ
び方向、正しい順序で実装されていることを確認できる
という効果がある。

〔発明の効果〕

ＩＣパッケージからピンをなくすことによって保存中に
ピンが曲がらないように注意する必要がなくなシ保存が
楽になり、工Ｃパ、ケージ間の線間距離を短くした実装
が容易に可能になり、線間距離が短くなるために遅延時
間も短くなるという効果がある。

本発明のＩＣパッケージ用のソケットの端子の信号を規
格化し、本発明のＩＣパ、ケージ側で必要な端子以外は
ダば−・ホールとすることによって種類の違うＩＣパッ
ケージを幾つも重ねて実装することができ電子装置に高
密度実装できると共に電子装置の基板内の配線が単純に
なるという効果がある。

本発明のソケットによって本発明のＩＣパッケージのソ
ケットとして役立ち、電子装置に本発明のＩＣパッケー
ジを幾つも重ねて実装できるようになるという効果があ
る。

本発明のＩＣパッケージの上下を逆さまにして実装する
ことが物理的に出来ないようにすることによって誤実装
を防ぐとともにＩＣパ、ケージの側面に上下、種類、順
番の区別を持ったガイドマークをつけることによってＩ
Ｃパッケージを重ねて実装した場合に各ＩＣパッケージ
が正規の方向、種類、順番に実装されているかどうかを
重ねて実装された状態のＩＣパッケージの側面を見ると
とくよって簡単に判断できるという効果がある。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例を示すＩＣパッケ
ージの斜視図、第１図（ｂ）は本発明の第１の実施例を
示すＩＣパッケージのソケットの斜視図、第１図（Ｃ）
は本発明の第１の実施例を示すＩＣパ。 ケージをソケットに実装した斜視図、第１図（ｄ）〜（
ｆ）は本発明のソケットのピン−例を示す平面図及び正
面図並びＶｃＡ−Ａ／線断面図、第１図（ｇ）は本発明
のＩＣパッケージを２個ソケットに重ねて実装した斜視
図、第１図（ｈ）は本発明のガイドホールとガイドビン
を設けた本発明のＩＣパッケージとソケットの斜視図、
第１図（ｉ）〜Ｕｌ）は本発明の第１の実施例を示すＩ
Ｃパッケージの平面図、正面図。 Ｂ−Ｂ／線断面図、及びＣ−Ｃ／線断面図、第２図（ａ
）はＤＩＰタイプの従来のＩＣパ、ケージを示す斜視図
、第２図（ｂ）、・（Ｃ）はＰＧＡタイプの従来のＩＣ
パッケージを示す裏面斜視図及び表面斜視図、第２図（
ｄ）　、　（ｅ）はガイドビンの付いたＰＧＡタイプの
従来のＩＣパッケージを示す裏面斜視図及び表面斜視図
、第２図（ｆ）は２個の４と、ト構成のＰＧＡタイプＩ
Ｃパッケージの実装を示す平面図、第２図（ｇ）は２個
の４ビツト構成のＰＧＡタイプＩＣパッケージを実装す
る基板の配線を示す平面図、第２図（ｈ）はＤＩＰタイ
プの従来のＩＣパ、ケージを２段重ねした状態を示す斜
視図、第２図（ｉ）はＤＩＰタイプ用ンケットを示す斜
視図、第２図（ｊ）はＰＧＡタイプ用ソケットを示す斜
視図、第３図（ａ）は本発明の第２の実施例を示すＩＣ
パッケージＡの端子の信号配列を示す図、第３図（ｂ）
は本発明の第２の実施例を示すＩＣパッケージＢの端子
の信号配列を示す図、第３図（Ｃ）は本発明の第２の実
施例のＩＣパッケージ人及びＢを実装したソケットの端
子の基板の中の配線を示す図、第３図（ｄ）は本発明の
第２の実施例のＩＣパッケージＡ及びＢを実装した斜視
図、第４図（ａ）は本発明の第３の実施例のソケットの
端子配置を示す図、第４図（ｂ）は本発明の第３の実施
例のＩＣパッケージを実装した斜視図、第５図（ａ）は
本発明の第４の実施例のＩＣパ、ケージを実装し九斜視
図、第５図（ｂ）は実装位置確認用のマークの例を示す
図、第６図（ａ）は本発明の第５の実施例のＩＣパ、ケ
ージを実装した斜視図、第６図（ｂ）は実装位置および
順序確認用のマークの例を示す図、第６図（Ｃ）は実装
順序を間違えて実装した例を示す斜視図である。 １・・・・・・ＩＣチップ、２・・・・・・ＩＣパ、ケ
ージ内の配線、１０・・・・・・基板、２０・・・・・
・ガイドマーク、２１・°°・・°ガイドホール、２２
・・・・・・ガイドビン、３０・・・・・・ＤＩＰタイ
プに付いているガイドマーク、４０・・・・・・ＰＧＡ
タイプに付いているガイドマーク、４１・・・・・・Ｐ
ＧＡタイプに付いているガイトビ＞り、１００・・・・
・・本発番つＩＣパッケージ、１０１・°°・°。 ＩＣパッケージの端子、１ｏ２・・・・・・ダぐ−・ホ
ール、２００・・・・・・ソケット、２０１・・・・・
・ソケットの端子、３０１・・・・・・ＩＣパ、ケージ
Ａ、３０２・・・・・・ＩＣパッケージＢ、４００・・
・・・・爽施勇母つンケ。 ト、４０１・・・・・−ピン端子、４１０・・・・・・
ＣＰＵ　−ＩＣパッケージ、４１１・・・・・・ガイド
マーク、４２０・・・・・・ＦＰＰ−ＩＣパッケージ、
４２１・・・・・・ガイドマーク、４３ｏ・・・・・・
メモリ・ＩＣパッケージ、４３１・・・・・・ガイドマ
ーク、５００・・・・・・ソケットＸＹＺ、５０１・−
・・・・ンケ、）ＸＹＺのビン端子、５１０・・・・・
・ＩＣパッケージＸ１５１１・・・・・・実装位置確認
用のマーク、５１２・・・・・・パターン１の実装位置
および順序確認用のマーク、５１３・・・・・・パター
ン２の実装位置および順序確認用のマーク、５２０・・
・・・・ＩＣパッケージＹ、５２１・・・・・・実装位
置確認用のマーク、５２２・・・・・・パターン１の実
装位置および順序確認用のマーク、５２３・・・・・・
パターン２の実装位置および順序確認用のマーク、５３
０・・・・・・ＩＣパ、ケージＺ、５３１・・・・・・
実装位置確認用のマーク、５３２・・・・・・パターン
１の実装位置および順序確認用のマーク、５３３・・・
・・・パターン２の実装位置および順序確認用のマーク
。 富 図 ！ 図 ！ 図 毫 図 万 図 刀 図 市 ｊ 閃 Ｄｏ　”Ｄ７−ｙ”−ｃＪ”４＋”ｔ ｏ−Ｈ−−一タ”ニー・７Ｉ′Ｉ−Ｊし図 刃 卒 霞 率 図 尤 図 ５．３０１Ｃハウ′−ノＺ 声 閃 バ夕 〕１ ハ゛ヲー″／２ （ｂ） 声 図 ５２０１Ｃハロｙ’Ｊ−’ｊγ （り 万 図

Claims (3)

【特許請求の範囲】
1. （１）中央部に素子載置部を有する絶縁性容器の前記素
   子載置部の周囲に配列して設けた配線と、前記配線と接
   続し前記素子載置部の周囲に配列して前記容器の上面か
   ら下面に貫通して設けた管状の端子と、前記素子載置部
   に搭載し前記配線と接続した半導体チップとを含むこと
   を特徴とするＩＣパッケージ。
2. （２）絶縁基板の上に配列し且つ下端の一部を前記絶縁
   基板中に埋込んで設けた端子と、前記端子と接続して前
   記絶縁基板の下側に導出した外部回路接続用リードを有
   するＩＣパッケージ用のソケット。
3. （３）請求項２記載のソケットに少くとも１個の請求項
   １記載のＩＣパッケージを実装したことを特徴とする電
   子装置。