JPH02301325A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH02301325A JPH02301325A JP1123112A JP12311289A JPH02301325A JP H02301325 A JPH02301325 A JP H02301325A JP 1123112 A JP1123112 A JP 1123112A JP 12311289 A JP12311289 A JP 12311289A JP H02301325 A JPH02301325 A JP H02301325A
- Authority
- JP
- Japan
- Prior art keywords
- input
- inverter
- output signal
- changes
- turn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims abstract description 9
- 230000000644 propagated effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は出力信号変化時における出カバソファ貫通電
流を抑制した出カバソファ回路に関するものである。
流を抑制した出カバソファ回路に関するものである。
第３図は従来の出カバソファ回路の回路図である０図に
おいて、（１１は電源、（２）は接地、（３）はＰチャ
ネル形ＭＯＳ電界効果形トランジスタ（以下、ＰＭＯＳ
と略称する） 、＋４１はＮチャネル形ＭＯＳ電界効果
形トランジスタ（以下、ＮＭＯＳと略称する） 、（５
１はパッド、（６）はインバータ、（７）は内部信号電
極である。
おいて、（１１は電源、（２）は接地、（３）はＰチャ
ネル形ＭＯＳ電界効果形トランジスタ（以下、ＰＭＯＳ
と略称する） 、＋４１はＮチャネル形ＭＯＳ電界効果
形トランジスタ（以下、ＮＭＯＳと略称する） 、（５
１はパッド、（６）はインバータ、（７）は内部信号電
極である。
次に動作について説明する。内部信号電極（７）から内
部信号がインバータ（６）を介してＰ Ｍ ＯＳ （３
１お、に ヒＮ Ｍ ＯＳ （４１のゲート電極に印加
され、その出力がＰ Ａ Ｄ （５１に伝搬される。
部信号がインバータ（６）を介してＰ Ｍ ＯＳ （３
１お、に ヒＮ Ｍ ＯＳ （４１のゲート電極に印加
され、その出力がＰ Ａ Ｄ （５１に伝搬される。
従来の出カバソファ回路は以上のように構成されていた
ので、ＰＭＯＳおよびＮＭＯＳのゲート電極にはインバ
ータの出力信号が同時に印加され、したがって、インバ
ータの出力の電源レベルから接地レベルの変化時、また
は接地レベルがら電源レベルの変化時にＰＭＯＳ，ＮＭ
ＯＳ双方がターンオンしているタイミングが発生し、電
源がら接地にＰＭＯＳ，ＮＭＯＳを介して貫通電流が流
れる０通常ＰＭＯＳ，ＮＭＯＳは外部負荷を駆動するた
め大サイズのトランジスタを使用しているため、貫通電
流が大きく、電源および接地にノイズを発生し回路の誤
動作を招くという問題点があった。
ので、ＰＭＯＳおよびＮＭＯＳのゲート電極にはインバ
ータの出力信号が同時に印加され、したがって、インバ
ータの出力の電源レベルから接地レベルの変化時、また
は接地レベルがら電源レベルの変化時にＰＭＯＳ，ＮＭ
ＯＳ双方がターンオンしているタイミングが発生し、電
源がら接地にＰＭＯＳ，ＮＭＯＳを介して貫通電流が流
れる０通常ＰＭＯＳ，ＮＭＯＳは外部負荷を駆動するた
め大サイズのトランジスタを使用しているため、貫通電
流が大きく、電源および接地にノイズを発生し回路の誤
動作を招くという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、貫通電流を抑制し回路の誤動作を防ぐことの
できる出カバソファ回路を得ることを目的とする。
たもので、貫通電流を抑制し回路の誤動作を防ぐことの
できる出カバソファ回路を得ることを目的とする。
この発明に係る出力バンファ回路は最終段ＰＭＯＳ右よ
びＮＭＯＳのゲート電極入力信号性成部に貫通電流を抑
制する制御回路部を設けたものである。
びＮＭＯＳのゲート電極入力信号性成部に貫通電流を抑
制する制御回路部を設けたものである。
この発明における制御回路部は最終段ＰＭＯＳおよびＮ
ＭＯＳの同時ターンオフ状態を回避して貫通電流を抑制
する。
ＭＯＳの同時ターンオフ状態を回避して貫通電流を抑制
する。
以下、この発明の一実施例を図について説明する。第１
図において、＋１１は電源、（２）は接地、（３）ばＰ
ＭＯＳ、（４）はＮＭＯＳ，（５１はパッド、（７）は
内部信号電極、（８）は２入力ＮＡＮＤ、（９１は２入
力ＮＯＲ，Ｑｌ−０３はインバータである。
図において、＋１１は電源、（２）は接地、（３）ばＰ
ＭＯＳ、（４）はＮＭＯＳ，（５１はパッド、（７）は
内部信号電極、（８）は２入力ＮＡＮＤ、（９１は２入
力ＮＯＲ，Ｑｌ−０３はインバータである。
次に動作について説明する。内部信号電極（７）を通し
て内部信号が伝搬される。内部信号が接地レベル（以下
りと略称する）がら電源レベル（以下Ｈと略称する）に
変化すると、２入力Ｎ ＯＲ（９）、インバータ０．ｏ
３の出力信号は各々Ｈ−Ｌ、Ｌ−ＨＳＨ−Ｌと変化しＮ
Ｍ ＯＳ （４１はターンオン状態からターンオフ状
態へと変化する。一方、２入力Ｎ Ａ Ｎ Ｄ １８１
の出力信号はインバータ（財）の出力信号がＬ −Ｈに
変化するまで、Ｈ状態を保持し、インバータ（転）の出
力信号がＨに変化した後Ｈ−Ｌ、に変化する。そして、
２入力Ｎ Ａ Ｎ Ｄ （８）の出力信号変化Ｈ−Ｌを
受けて、インバータＱｌ、Ｏ１ｌの出力信号は各々Ｌ−
Ｈ，Ｈ→Ｌと変化し、Ｐ Ｍ ＯＳ （３）はターンオ
フ状態からターンオン状態へと変化する。
て内部信号が伝搬される。内部信号が接地レベル（以下
りと略称する）がら電源レベル（以下Ｈと略称する）に
変化すると、２入力Ｎ ＯＲ（９）、インバータ０．ｏ
３の出力信号は各々Ｈ−Ｌ、Ｌ−ＨＳＨ−Ｌと変化しＮ
Ｍ ＯＳ （４１はターンオン状態からターンオフ状
態へと変化する。一方、２入力Ｎ Ａ Ｎ Ｄ １８１
の出力信号はインバータ（財）の出力信号がＬ −Ｈに
変化するまで、Ｈ状態を保持し、インバータ（転）の出
力信号がＨに変化した後Ｈ−Ｌ、に変化する。そして、
２入力Ｎ Ａ Ｎ Ｄ （８）の出力信号変化Ｈ−Ｌを
受けて、インバータＱｌ、Ｏ１ｌの出力信号は各々Ｌ−
Ｈ，Ｈ→Ｌと変化し、Ｐ Ｍ ＯＳ （３）はターンオ
フ状態からターンオン状態へと変化する。
したがって、内部信号変化Ｌ −Ｈに対し２入力ＮＯＲ
＋９１およびインバータ亜の信号伝搬遅延時間分Ｐ Ｍ
ＯＳ （３１のターンオン時間がＮ Ｍ ＯＳ ＋４
１のターンオフ時間より遅れることにより、Ｐ Ｍ Ｏ
Ｓ １３１、Ｎ Ｍ ＯＳ （４１の同時ターンオン状
態が回避できる。
＋９１およびインバータ亜の信号伝搬遅延時間分Ｐ Ｍ
ＯＳ （３１のターンオン時間がＮ Ｍ ＯＳ ＋４
１のターンオフ時間より遅れることにより、Ｐ Ｍ Ｏ
Ｓ １３１、Ｎ Ｍ ＯＳ （４１の同時ターンオン状
態が回避できる。
また、内部信号がＨからＬに変化すると、２入力Ｎ Ａ
Ｎ Ｄ ＋８１、インバータ０１ 、αＤの出力信号
は各々Ｌ−Ｈ％Ｈ−Ｌ 、 Ｌ−Ｈと変化し、Ｐ Ｍ
ＯＳ ＋３１はターンオン状態からターンオフ状態へと
変化する。
Ｎ Ｄ ＋８１、インバータ０１ 、αＤの出力信号
は各々Ｌ−Ｈ％Ｈ−Ｌ 、 Ｌ−Ｈと変化し、Ｐ Ｍ
ＯＳ ＋３１はターンオン状態からターンオフ状態へと
変化する。
一方、２入力Ｎ ＯＲ（９１の出力信号はインバータα
ｌの出力信号がＨ−Ｌに変化するまでＬ状態を保持し、
インバータａ・の出力信号がＬに変化した後Ｌ−Ｈに変
化する。そして、２入力Ｎ ＯＲ＋Ｑｌの出力信号変化
Ｌ −Ｈを受けて、インバータ０．αｊの出力信号は各
々Ｈ−Ｌ 、 Ｌ −Ｈと変化し、ＮＭＯＳ（４）はタ
ーンオフ状態からターンオン状態へと変化する。したが
って、内部信号変化Ｈ−Ｌに対し２入力Ｎ Ａ Ｎ Ｄ
（８１およびインバータα１の信号伝搬遅延時間分Ｎ
Ｍ ＯＳ １４１のターンオン時間がＰＭＯＳ（３）
のターンオフ時間より遅れることにより、ＰＭＯＳ ＋
３１、Ｎ Ｍ ＯＳ （４１の同時ターンオン状態を回
避できる。
ｌの出力信号がＨ−Ｌに変化するまでＬ状態を保持し、
インバータａ・の出力信号がＬに変化した後Ｌ−Ｈに変
化する。そして、２入力Ｎ ＯＲ＋Ｑｌの出力信号変化
Ｌ −Ｈを受けて、インバータ０．αｊの出力信号は各
々Ｈ−Ｌ 、 Ｌ −Ｈと変化し、ＮＭＯＳ（４）はタ
ーンオフ状態からターンオン状態へと変化する。したが
って、内部信号変化Ｈ−Ｌに対し２入力Ｎ Ａ Ｎ Ｄ
（８１およびインバータα１の信号伝搬遅延時間分Ｎ
Ｍ ＯＳ １４１のターンオン時間がＰＭＯＳ（３）
のターンオフ時間より遅れることにより、ＰＭＯＳ ＋
３１、Ｎ Ｍ ＯＳ （４１の同時ターンオン状態を回
避できる。
なお、上記実施例ではハイインピーダンス状態を有しな
い出カバソファ回路の場合を示したが、第２図に示すよ
うに、ハイインピーダンス状態を有する３ステ一ト出カ
バソフア回路に対しても同様の効果を奏する。図中、０
４＋はインバータ、ａ９は３入力ＮＡＮＤ、０＠は３入
力ＮＯＲ，αηは３ステ一ト制御信号を受ける内部信号
電極、符号Ｔｌｌ〜（５）、ＯＩ〜αｊは上記実施例の
ものと同一であり、内部信分電極ａ１を通して印加され
る３ステ一ト制御信号により、バンド（５）にハイイン
ピーダンス状態ができること以外、基本動作は上記実施
例と同様である。
い出カバソファ回路の場合を示したが、第２図に示すよ
うに、ハイインピーダンス状態を有する３ステ一ト出カ
バソフア回路に対しても同様の効果を奏する。図中、０
４＋はインバータ、ａ９は３入力ＮＡＮＤ、０＠は３入
力ＮＯＲ，αηは３ステ一ト制御信号を受ける内部信号
電極、符号Ｔｌｌ〜（５）、ＯＩ〜αｊは上記実施例の
ものと同一であり、内部信分電極ａ１を通して印加され
る３ステ一ト制御信号により、バンド（５）にハイイン
ピーダンス状態ができること以外、基本動作は上記実施
例と同様である。
以上のようにこの発明によれば最終投出カバソファのＰ
ＭＯＳＳＮＭＯＳのゲート電極入力信号を制御し、ＰＭ
ＯＳ，ＮＭＯＳの同時ターンオン状態を防止したので、
貫通電流が抑制された出カバソファ回路が得られる効果
がある。
ＭＯＳＳＮＭＯＳのゲート電極入力信号を制御し、ＰＭ
ＯＳ，ＮＭＯＳの同時ターンオン状態を防止したので、
貫通電流が抑制された出カバソファ回路が得られる効果
がある。
第１図はこの発明の一実施例である出カバソファ回路の
回路図、第２図はこの発明の他の実施例を示す出力バッ
ファ回路の回路図、第３図は従来の出力バッファ回路の
回路図である。 図において、＋１１は電源、（２）は接地、（３）はＰ
ＭＯＳ，（４）はＮＭＯＳ，（５）はパフＦ、ａｓ、
ａｌｌ、 ０３． ａ。 Ｑａはインバータ、ｃ′ｎ、６ηは内部信号電極、（８
）は２入力Ｎ Ａ Ｎ Ｄ 、 ＋９１は２入力Ｎ０Ｒ
Ｓ（至）は３入力ＮＡＮＤ、（２）は３入力ＮＯＲを示
す。 なお、図中、同一符号は同一、または相当部分を示す。
回路図、第２図はこの発明の他の実施例を示す出力バッ
ファ回路の回路図、第３図は従来の出力バッファ回路の
回路図である。 図において、＋１１は電源、（２）は接地、（３）はＰ
ＭＯＳ，（４）はＮＭＯＳ，（５）はパフＦ、ａｓ、
ａｌｌ、 ０３． ａ。 Ｑａはインバータ、ｃ′ｎ、６ηは内部信号電極、（８
）は２入力Ｎ Ａ Ｎ Ｄ 、 ＋９１は２入力Ｎ０Ｒ
Ｓ（至）は３入力ＮＡＮＤ、（２）は３入力ＮＯＲを示
す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 内部信号入力が入力端子の少くとも１本に入力するＮＡ
ＮＤゲート、ＮＯＲゲート、このＮＡＮＤゲートの出力
信号が入力する第１のインバータ、この第１のインバー
タの出力信号が入力する第２のインバータ、この第２の
インバータの出力信号をゲート入力信号とする第１導電
形ＭＯＳ電界効果形トランジスタ、および前記ＮＯＲゲ
ートの出力信号が入力する第３のインバータ、この第３
のインバータの出力信号が入力する第４のインバータ、
この第４のインバータの出力信号をゲート入力信号とす
る第２導電形ＭＯＳ電界効果形トランジスタを備え、前
記第１のインバータの出力信号が前記ＮＡＮＤゲートの
内部信号入力が入力される入力端子以外の入力端子に入
力され、前記第３のインバータの出力信号が前記ＮＯＲ
ゲートの内部信号が入力される入力端子以外の入力端子
に入力され、かつ電源と接地の間に電源、前記第１導電
形ＭＯＳ電界効果形トランジスタ、前記第２導電形ＭＯ
Ｓ電界効果形トランジスタ、接地の順に第１導電形ＭＯ
Ｓ電界効果形トランジスタ及び第２導電形ＭＯＳ電界効
果形トランジスタが接続されることを特徴とする出力バ
ッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1123112A JPH02301325A (ja) | 1989-05-16 | 1989-05-16 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1123112A JPH02301325A (ja) | 1989-05-16 | 1989-05-16 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02301325A true JPH02301325A (ja) | 1990-12-13 |
Family
ID=14852477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1123112A Pending JPH02301325A (ja) | 1989-05-16 | 1989-05-16 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02301325A (ja) |
-
1989
- 1989-05-16 JP JP1123112A patent/JPH02301325A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2616142B2 (ja) | 出力回路 | |
| JPH06103837B2 (ja) | トライステ−ト形出力回路 | |
| JPH0389624A (ja) | 半導体集積回路 | |
| JPH02301325A (ja) | 出力バッファ回路 | |
| JPH02237309A (ja) | 出力バツフア | |
| JPH0677805A (ja) | 出力バッファ回路 | |
| JPH03258115A (ja) | インバータ回路装置 | |
| JP2830244B2 (ja) | トライステートバッファ回路 | |
| JP2699496B2 (ja) | 出力回路 | |
| JP2647923B2 (ja) | 論理回路 | |
| JPH01191517A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPH0431630Y2 (ja) | ||
| JP2785569B2 (ja) | ３ステート・バッファ回路 | |
| JPH02126652A (ja) | 半導体集積回路装置 | |
| JP3378824B2 (ja) | 半導体集積回路 | |
| JPS58121829A (ja) | 駆動回路 | |
| JPH03136518A (ja) | トライステートインバータ | |
| JPS62231521A (ja) | 半導体集積回路 | |
| JPH01202917A (ja) | スイッチング制御装置 | |
| JPS63311819A (ja) | 出力回路 | |
| JPS63215220A (ja) | プリドライバ−回路 | |
| JPH02254814A (ja) | ３ステート出力バッファ回路 | |
| JPH05160706A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPH01181320A (ja) | 雑音減少型入力駆動回路 | |
| JPH04104515A (ja) | 出力回路 |