JPH0228940A - Ｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタの製造方法Info
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- JPH0228940A JPH0228940A JP17958588A JP17958588A JPH0228940A JP H0228940 A JPH0228940 A JP H0228940A JP 17958588 A JP17958588 A JP 17958588A JP 17958588 A JP17958588 A JP 17958588A JP H0228940 A JPH0228940 A JP H0228940A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はバラツキの小さな良好な特性を有するＭＯＳ型
トランジスタの製造方法に関するものである。
トランジスタの製造方法に関するものである。
従来の技術
従来、この種のＭＯＳ型トランジスタの製造方法は第２
図に示すような構成であった。第２図人において、１は
１０〜１６Ω備の比抵抗を有するＰ型シリコン基板であ
り、これに熱酸化法により約１００人のゲート酸化膜２
を成長させた後、約４０００人のポリシリコンを成長さ
せ、リンドープを従来の方法で行ない抵抗を２０〜３ｏ
Ω／口に下げ、さらに、レジストマスクで反応性イオン
エツチング装置を用いてポリシリコン電極３を形成する
。次に第２図Ｂに示すように、レジストマスクでリンイ
オンを３０ ＫｅＶのエネルギーでドーズ量１×１０１
０〜Ｓ／ｃ１１で注入し、９００℃で３０分間アニール
した後に、シリコン酸化膜６を４０００人の厚さで常圧
ＣＶＤ法により堆積する。次に第２図Ｇに示すように、
反応性イオンエツチング装置を用いて、異方性エツチン
グを行ないポリシリコン電極の側壁にシリコン酸化膜の
サイドフレームを形成し、さらに、レジストマスクでイ
オン注入法により、Ａｓを２０ＫｅＶで６×１０１５１
ＯＮＳ／ｄのドーズ量でイオン注入した後に、９ｏＯ°
Ｃで３０分間アニールし、高濃度のｎ型拡散層６を形成
する。
図に示すような構成であった。第２図人において、１は
１０〜１６Ω備の比抵抗を有するＰ型シリコン基板であ
り、これに熱酸化法により約１００人のゲート酸化膜２
を成長させた後、約４０００人のポリシリコンを成長さ
せ、リンドープを従来の方法で行ない抵抗を２０〜３ｏ
Ω／口に下げ、さらに、レジストマスクで反応性イオン
エツチング装置を用いてポリシリコン電極３を形成する
。次に第２図Ｂに示すように、レジストマスクでリンイ
オンを３０ ＫｅＶのエネルギーでドーズ量１×１０１
０〜Ｓ／ｃ１１で注入し、９００℃で３０分間アニール
した後に、シリコン酸化膜６を４０００人の厚さで常圧
ＣＶＤ法により堆積する。次に第２図Ｇに示すように、
反応性イオンエツチング装置を用いて、異方性エツチン
グを行ないポリシリコン電極の側壁にシリコン酸化膜の
サイドフレームを形成し、さらに、レジストマスクでイ
オン注入法により、Ａｓを２０ＫｅＶで６×１０１５１
ＯＮＳ／ｄのドーズ量でイオン注入した後に、９ｏＯ°
Ｃで３０分間アニールし、高濃度のｎ型拡散層６を形成
する。
次に、第２図りに示すように、ＣｖＤ法により約１μｍ
のシリコン酸化膜を堆積した後に９００°Ｃで３０分間
フローして反応性イオンエツチング装置を用いてレジス
トマスクでコンタクト窓を形成する。最後に、第２図Ｅ
に示すように、スパッタ法により約１μｍ厚のムｌ−８
ｉ（１％）膜を成長させ、レジストマスクで、反応性イ
オンエツチング装置を用いてアルミニウム電極を形成す
る。
のシリコン酸化膜を堆積した後に９００°Ｃで３０分間
フローして反応性イオンエツチング装置を用いてレジス
トマスクでコンタクト窓を形成する。最後に、第２図Ｅ
に示すように、スパッタ法により約１μｍ厚のムｌ−８
ｉ（１％）膜を成長させ、レジストマスクで、反応性イ
オンエツチング装置を用いてアルミニウム電極を形成す
る。
発明が解決しようとする課題
このような従来の構成では、ゲートの電極の端部におい
てゲート酸化膜の厚みが厚くなり、トランジスタの特性
のバラツキが大きくなるという問題があった。本発明は
、このような課題を解決するもので、ＭＯＳ型トランジ
スタのゲート電極の直下に均一な膜厚を有する絶縁膜を
有し、トランジスタ特性のバラツキの小さいＭＯ５Ｗ）
ランジスタの製造方法を提供することを目的とするもの
である。
てゲート酸化膜の厚みが厚くなり、トランジスタの特性
のバラツキが大きくなるという問題があった。本発明は
、このような課題を解決するもので、ＭＯＳ型トランジ
スタのゲート電極の直下に均一な膜厚を有する絶縁膜を
有し、トランジスタ特性のバラツキの小さいＭＯ５Ｗ）
ランジスタの製造方法を提供することを目的とするもの
である。
課題を解決するための手段
この課題を解決するために本発明は１ＭＯＳ型トランジ
スタのゲート電極の側壁部及びゲート電極の周囲部に耐
酸化性の膜を堆積し、ゲート電極直下部に均一な膜厚の
ゲート絶縁膜を有するＭＯ５型トランジスタを製造する
方法である。
スタのゲート電極の側壁部及びゲート電極の周囲部に耐
酸化性の膜を堆積し、ゲート電極直下部に均一な膜厚の
ゲート絶縁膜を有するＭＯ５型トランジスタを製造する
方法である。
作用
この構成により、ＭＯ３型トランジスタのゲート電極直
下部のゲート絶縁膜の厚みが均一になり、ＭＯ５型トラ
ンジスタの特性のバラツキを抑え、良好なトランジスタ
特性を得ることができる。
下部のゲート絶縁膜の厚みが均一になり、ＭＯ５型トラ
ンジスタの特性のバラツキを抑え、良好なトランジスタ
特性を得ることができる。
実施例
第１図は、本発明の一実施例によるＭＯ５型トランジス
タの製造方法を示す断面図であり、第１図において１は
Ｐ型シリコン基板であり、第１図ムに示すごとくＰ型シ
リコン基板に熱酸化法によって約１００人のゲート酸化
膜２を成長させた後、４０００人の厚みでポリシリコ／
を減圧ＣｖＤ法により成長し、従来の方法によりリンを
ドーピングし２０〜３０Ω／口に抵抗を下げた後に１反
応性イオンエツチング装置によってレジストマスクによ
りポリシリコンをバターニングする。引き続き、第１図
Ｂに示すように、レジストマスクでリンをｓ ｏ Ｋｅ
Ｖのエネルギーでドーズ量１×１ｏ１３１ｏＮｓ ／ｄ
で注入した後、９００°Ｃで３０分間アニールし、ｎ型
拡散層４を形成し次に減圧ＣｖＤ法でシリコン窒化膜６
を１ｏＯ人成長し、引き続きシリコン酸化膜６を２００
０〜３０００人成長する。次に第１図Ｃに示すごとく１
反応性イオンエツチャーを用いて、前記２層膜をエツチ
ングし。
タの製造方法を示す断面図であり、第１図において１は
Ｐ型シリコン基板であり、第１図ムに示すごとくＰ型シ
リコン基板に熱酸化法によって約１００人のゲート酸化
膜２を成長させた後、４０００人の厚みでポリシリコ／
を減圧ＣｖＤ法により成長し、従来の方法によりリンを
ドーピングし２０〜３０Ω／口に抵抗を下げた後に１反
応性イオンエツチング装置によってレジストマスクによ
りポリシリコンをバターニングする。引き続き、第１図
Ｂに示すように、レジストマスクでリンをｓ ｏ Ｋｅ
Ｖのエネルギーでドーズ量１×１ｏ１３１ｏＮｓ ／ｄ
で注入した後、９００°Ｃで３０分間アニールし、ｎ型
拡散層４を形成し次に減圧ＣｖＤ法でシリコン窒化膜６
を１ｏＯ人成長し、引き続きシリコン酸化膜６を２００
０〜３０００人成長する。次に第１図Ｃに示すごとく１
反応性イオンエツチャーを用いて、前記２層膜をエツチ
ングし。
ゲート電極にサイドフレームを形成し、前記サイドフレ
ームを利用して、レジストマスクでＡｓ ｆ２０ Ｋｅ
Ｖで６ Ｘ １０ １ＯＮｓ／ｃＡのドーズ量でイオン
注入した後、９００’Ｃでアニールし、高濃度のｎ型拡
散層７を形成する。次に、第１図りに示すように、シリ
コン酸化膜ｔ−ｃＶＤ法により成長して、９００’Ｃで
パイロ雰囲気中で３０分間フローして平坦化した後、レ
ジストマスクで反応性イオンエツチャーを用いてコンタ
クト窓９を形成する。
ームを利用して、レジストマスクでＡｓ ｆ２０ Ｋｅ
Ｖで６ Ｘ １０ １ＯＮｓ／ｃＡのドーズ量でイオン
注入した後、９００’Ｃでアニールし、高濃度のｎ型拡
散層７を形成する。次に、第１図りに示すように、シリ
コン酸化膜ｔ−ｃＶＤ法により成長して、９００’Ｃで
パイロ雰囲気中で３０分間フローして平坦化した後、レ
ジストマスクで反応性イオンエツチャーを用いてコンタ
クト窓９を形成する。
次に第１図にのごとく、従来の方法によりアルミニウム
電極１０を形成する。
電極１０を形成する。
このような実施例によれば、ポリシリコン電極の側壁及
びこれに隣接する周辺部に耐酸化性膜が存在するために
、ゲート電極形成後の熱処理により、ゲート電極の直下
１部のゲート絶縁膜が厚くなることはなく、トランジス
タの特性は小さくなり、良好な特性を有するトランジス
タを製造することができる。
びこれに隣接する周辺部に耐酸化性膜が存在するために
、ゲート電極形成後の熱処理により、ゲート電極の直下
１部のゲート絶縁膜が厚くなることはなく、トランジス
タの特性は小さくなり、良好な特性を有するトランジス
タを製造することができる。
発明の効果
以上のように本発明によれば、ＭＯＳ型トランジスタの
ゲート直下に均一な厚みを有するゲート絶縁膜を有する
ので、サブミクロンのゲート幅を有するトランジスタで
もトランジスタ特性のバラツキは少なく、良好な特性を
有するトランジスタを製造することができる。
ゲート直下に均一な厚みを有するゲート絶縁膜を有する
ので、サブミクロンのゲート幅を有するトランジスタで
もトランジスタ特性のバラツキは少なく、良好な特性を
有するトランジスタを製造することができる。
第１図は本発明の一実施例によるＭＯ５型トランジスタ
の製造方法を示す断面図、第２図は従来０Ｍ０Ｓ型トラ
ンジスタの製造方法を示す断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・ゲー
トｅ化膜、３・・・・・・ポリシリコン電極、４・・・
・・・ｎ型拡散層、６・・・・・・シリコン窒化膜、６
・・・・・・シリコン酸化膜、７・・・・・・ｎ型拡散
層、８・・・・・・シリコン酸化膜、９・・・・・・コ
ンタクト窓、１０・・・・・・アルミニウム電極。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名２
・− ６−・− ケート酸化膜 ｎ１拡散１ シゾコソ菫化順 シリコン酸化膜 第１図 Ｉ・−Ｐ型シリコツ蟇板 ２−−−ケート斂化項１ ３−− ボ リ シ リ コ ソ 電 楊４−−
− ｎ Ｓ！に散層 Ｐ盟シリコツ基板 アルミニウム燵梃 １−Ｐ鴛シリコツ纂凝 ２− チ − ト 酸 イｃ＠ ３− ポリシリコン電磁 ９− コソ
の製造方法を示す断面図、第２図は従来０Ｍ０Ｓ型トラ
ンジスタの製造方法を示す断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・ゲー
トｅ化膜、３・・・・・・ポリシリコン電極、４・・・
・・・ｎ型拡散層、６・・・・・・シリコン窒化膜、６
・・・・・・シリコン酸化膜、７・・・・・・ｎ型拡散
層、８・・・・・・シリコン酸化膜、９・・・・・・コ
ンタクト窓、１０・・・・・・アルミニウム電極。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名２
・− ６−・− ケート酸化膜 ｎ１拡散１ シゾコソ菫化順 シリコン酸化膜 第１図 Ｉ・−Ｐ型シリコツ蟇板 ２−−−ケート斂化項１ ３−− ボ リ シ リ コ ソ 電 楊４−−
− ｎ Ｓ！に散層 Ｐ盟シリコツ基板 アルミニウム燵梃 １−Ｐ鴛シリコツ纂凝 ２− チ − ト 酸 イｃ＠ ３− ポリシリコン電磁 ９− コソ
Claims (1)
- 一導電形の半導体基板に、第１の絶縁膜及び導電性膜を
この順序で被着する工程と、前記導電性膜をパターニン
グしてゲート電極を形成する工程と、前記ゲート電極を
マスクとしてセルファラインで前記半導体基板に拡散層
を形成する工程と、前記ゲート電極の側壁部及びこれに
隣接する周囲の絶縁膜上に耐酸化性膜を設ける工程と、
前記耐酸化性膜上に第２の絶縁膜を被着した後に前記拡
散層上にコンタクト窓を形成する工程と、前記コンタク
ト窓内に金属電極を形成することを特徴とするＭＯＳ型
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17958588A JPH0228940A (ja) | 1988-07-19 | 1988-07-19 | Ｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17958588A JPH0228940A (ja) | 1988-07-19 | 1988-07-19 | Ｍｏｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228940A true JPH0228940A (ja) | 1990-01-31 |
Family
ID=16068300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17958588A Pending JPH0228940A (ja) | 1988-07-19 | 1988-07-19 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228940A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254959A (ja) * | 1985-09-04 | 1987-03-10 | Toshiba Corp | Ｍｉｓ型半導体装置の製造方法 |
| JPS62261174A (ja) * | 1986-05-08 | 1987-11-13 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1988
- 1988-07-19 JP JP17958588A patent/JPH0228940A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254959A (ja) * | 1985-09-04 | 1987-03-10 | Toshiba Corp | Ｍｉｓ型半導体装置の製造方法 |
| JPS62261174A (ja) * | 1986-05-08 | 1987-11-13 | Matsushita Electronics Corp | 半導体装置の製造方法 |
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