JPH02285431A - 命令処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 外部から演算命令（以下、コマンドという。）を取り込
んで処理を行う命令処理装置（以下、プロセッサという
。）に係り、例えば画像処理に好〔産業上の利用分野〕 本発明は外部からコマンドを取り込んで処理を行うプロ
セッサに係り、例えば、画像処理に好適な画像処理プロ
セッサの改良に関する。

現在、各社から提供されているプロセッサは数々ある。

具体的には、例えば画像処理用ブロセッサ、浮動小数点
プロセッサ、ＤＭＡコントローラ等が挙げられる。

これらのプロセッサは内部レジスタの初期設定を行わな
ければ動作を開始することができないのであるが、プロ
セッサ自身で内部レジスタの初期設定を行うことは出来
ないため、中央プロセッサ（以下、ＣＰＵと呼ぶ。）に
より内部レジスタの初期設定を行っていた。また、近年
のプロセッサはＣＰＵから独立し、プロセッサ自身でＤ
ＭＡ転送によりコマンドまたはパラメータを取り込むコ
マンド取込手段を内蔵する傾向にあるが、この場合にお
いてもコマンド取込手段を動作させるためＣＰＵにより
内部レジスタの初期設定を行っていた。本発明は、主と
して、プロセッサの内部レジスタの初期設定に関するも
のである。

〔従来の技術〕

通常、プロセッサを動作させるためには、プロセッサの
動作に先立ち、プロセッサの内部レジスタを初期設定す
るためのＣＰＵを搭載した周辺回路を構成する必要があ
った。

また、プロセッサを製造する場合にはバーンイン試験（
Ｂｕｒｎ−Ｉｎ試験）と呼ばれる長時間エージング試験
を行い、さらに、動作試験を行って信頼性の確認を行っ
ていた。

バーンイン試験は、バーンイン試験ボードを制作し、そ
のボード上に内部レジスタを初期設定するためのＣＰＵ
を搭載した試験回路を構成し、被試験プロセッサを駆動
して行う。したがって、バーンイン試験中はプロセッサ
内の回路をできるだけ多く動かすことが望ましい。しか
しながら、このバーンイン試験回路は複雑になればなる
ほと故障する可能性が高くなることになる。すなわち、
複雑な内部ロジックを有するＣＰＵを用いた試験回路は
故障する可能性が高くなり、したがって、その後に行わ
れるプロセッサの内部回路が破壊されているか否かを判
別する動作試験自体の信頼度が低くなってしまうことに
なる。

以上のように、バーレイン試験回路はプロセッサを通常
使用よりも過酷な条件で動作させるための回路であり、
その回路構成は通常のプロセッサ周辺回路と同様な構成
となっている。

そこで、以下においてはバーンイン試験回路を例にとり
、従来例について詳細に説明する。

第４図に従来のプロセッサのバーンイン試験回路のブロ
ック図を示す。

バーンイン試験回路Ｔ１は回路全体の制御を行うＣＰＵ
９と、このＣＰＵ９からのまたはＣＰＵ９へのデータを
一時的に蓄えるバッファＢｌと、プロセッサ４０からの
またはプロセッサ４０へのデータを一時的に蓄えるバッ
ファＢ２と、ＣＰＵ９の命令（Ｉｎｓ？、ｒｕｃｔｌｏ
ｎ　）等を記憶するＲＯＭ（Ｒｅａｄ　０ｎｌｙ　Ｍｅ
ｍｏｒｙ）　４１と、ＣＰＵ９のスタックエリアまたは
データエリアとして用いられるＲ　Ａ　Ｍ　（Ｒａｎｄ
ｏｍ＾ｃｃｅｓｓ　Ｍｅｍｏｒｙ）　４２と、プロセッ
サ４０等の各種データを記憶するＲＯＭ４３、ＲＡＭ４
４と、各メモリの制御を行うメモリ制御回路４５と、プ
ロセッサ４０のデータ取込み等の制御を行う制御回路４
６とを備えている。

プロセッサ４０のコマンド取込みを起動する際には、あ
らかじめプロセッサ内の種々の内部レジスタを初期設定
しておく必要があるが、プロセッサ４０自体では初期設
定を行うことができないため、ＣＰＵ９により初期設定
を行う必要がある。

この初期設定が必要とされるレジスタの例としては、画
像処理用プロセッサの場合、ＣＰＵ９に対して割り込み
を発生するか否かを定義しておく割込マスクレジスタ、
画像データを記憶しておくためのリフレッシュメモリの
リフレッシュ周期を定義しておくリフレッシュ周期レジ
スタ、画像処理プロセッサがサブルーチン命令等を実行
したときに戻りアドレスを退避しておくためのスタック
ポインタ、画像データを記憶しているリフレッシュメモ
リの情報をＣＲＴに表示するための水平ならびに垂直同
期パルス幅を定義しておくための同期信号パルス幅レジ
スタ、画像データを記憶しているリフレッシュメモリの
情報をＣＲＴに表示するためのバックポーチ幅を定義し
ておくためのパックポーチレジスタ、画像データを記憶
しているリフレッシュメモリの情報をＣＲＴに表示する
ための水平ならびに垂直同期周期を定義しておくための
周期レジスタ、ＣＲＴに表示する実空間を定義するため
のカレント表示幅レジスタ、ＣＲＴに表示可能な或いは
表示を行わせたいメモリ空間を定義する仮想空間レジス
タ、分割画面の表示位置を定義するための分割画面レジ
スタ、分割画面の表示アドレスを定義しておくための分
割画面表示アドレスレジスタ等のレジスタが挙げられる
。

このため、ＣＰＵ９はプロセッサ４０のコマンド取込み
を起動する前にバッファＢｔを介してメモリ制御回路４
５を制御し、ＲＯＭ４１またはＲＡＭ４２のメモリから
、データバス４７またはアドレスバス４８に初期設定に
必要なデータ群（データまたはアドレス）を出力する。

次に、制御回路４６は開始指示信号１５をプロセッサ４
０に出力し、プロセッサ４０はバッファＢ２を介してデ
ータ群を取込み、取込んだデータ群に基づいて内部レジ
スタ群の初期設定を行う。

なお、このとき、制御回路４６は保持信号４９をＣＰＵ
９、メモリ制御回路４５に出力し、データバス４７、ア
ドレスバス４８に出力されたデータ群が書替えられない
ように保持している。

その後、プロセッサは通常の動作に移り、様々な処理を
行う。

第５図に他の従来のプロセッサのバーンイン試験回路の
ブロック図を示す。この例において、第４図の従来例と
異なる点は、バーンイン試験回路Ｔ２外部にプロセッサ
４０等の各種データを記憶するＲＯＭ４３、ＲＡＭ４４
を外付けし、メモリ領域の不足を補った例である。その
他は第４図の従来例と同様であるので第４図の従来例と
同一な部分には同一の符号を付し詳細な説明は省略する
。

〔発明が解決しようとする課題〕

上記従来のプロセッサの周辺回路を構成する場合には、
プロセッサ自体で制御用内部レジスタの初期設定を行う
ことができないため、内部レジスタ初期設定のための回
路を構成しなければならず、全体のシステムが複雑にな
りやすいという問題点があった。

また、同様にバーンイン試験回路を構成する場合には試
験回路が複雑になるため、試験回路が故障する確率が高
くなり、信頼性試験自体の信頼性が低くなってしまい、
信頼性の高いプロセッサを提供しにくいという問題点が
あった。

上記課題に鑑み、本発明は、プロセッサ自身で内部レジ
スタを初期設定し、例えばＣＰＵを持たない画像処理シ
ステムのようなシンプルなシステムを構築することが可
能で、ＣＰＵを用いることなく簡単な回路でバーンイン
試験を可能にすることにより信頼性の高いプロセッサを
提供することを目的としている。

〔課題を解決するための手段〕

上記課題を解決するため、本発明は、ＤＭＡ転送により
コマンドまたはパラメータを取り込むコマンド取込手段
（１０）を備えたプロセッサにおいて、前記コマンド取
込手段（１０）により取込んだコマンドまたはパラメー
タに基づいて内部レジスタの初期設定を行う内部レジス
タ初期設定手段（１２）を備えて構成した。

〔作用〕

本発明は以上のように構成したので、コマンド取込手段
（１０）によりＤＭＡ転送によりコマンドを取込み、内
部レジスタ初期設定手段（１２）によりコマンドを解析
して内部レジスタの初期設定を行えるので、ＣＰＵを用
いた複雑な周辺回路無しにプロセッサ自体で直ちに動作
可能となるので、シンプルなシステムを構成することが
できる。

また、ＣＰＵを用いることなく簡単な回路でバーンイン
試験を可能にし、信頼性の高いプロセッサを提供するこ
とができる。

〔実施例〕

第１図乃至第３図を参照して本発明の実施例について説
明する。

第１図に本発明のプロセッサを画像処理システムに採用
した場合のブロック図を示す。

画像処理システムＳは、画像データを処理するプロセッ
サ１と、画像処理のコマンドまたはパラメータを記憶す
るＲＡＭ２およびＲＯＭ３と、プロセッサ１にコマンド
またはパラメータの取込開始を指示する制御部４と、画
像を表示するＣＲＴ５と、ＣＲＴ５に表示すべき画像デ
ータを記憶するりフレッシ゛ユメモリ６と、アドレスバ
スおよびデータバスを有しデータ群の受は渡しを行う２
組のバス７およびバス８と、画像処理システム全体の制
御を行うＣＰＵ９とを備えている。

プロセッサ１は、ＤＭＡ転送によりコマンドまたはパラ
メータを取込むコマンド取込手段１０と、動作に必要な
パラメータ等のデータを保持する複数のレジスタを有す
る内部レジスタ群１１と、取込んだコマンドまたはパラ
メータに基づいて内部レジスタ群の初期設定を行う内部
レジスタ初期設定手段１２と、取り込まれたコマンドに
基づき処理を実行する処理実行部１３とを備えている。

制御部４は、例えば、パワーオンリセット回路等を用い
て構成されている。

コマンド取込手段１０はＲＡＭ２およびＲＯＭ３にリー
ド／ライト制御信号１４を必要に応じ出力し、バス８を
介してデータのやり取りを行う。

プロセッサ１は、制御部４からコマンドまたはパラメー
タの取込みの開始を指示する開始指示信号１５が出力さ
れると、ＲＡＭ２またはＲＯＭ３よりコマンドまたはパ
ラメータを取り込み、それらを解析して、内部レジスタ
の初期設定を行う内部レジスタ初期設定コマンドであっ
た場合には、内部レジスタ初期設定手段１２により、内
部レジスタ群１１のうちコマンドにより指定された内部
レジスタの初期設定を行う、また、それ以外のコマンド
の場合には、例えば、取込んできたものが直線を表示す
る命令だとすれば処理実行部１３によりＣＲＴ５に表示
すべき直線の画像データを計算し、リフレッシュメモリ
６に書き込むことになる。

第２図に内部レジスタ初期設定コマンドのコマンド構造
を示す。

内部レジスタ初期設定コマンド１６は、コマンドの内容
を示すコマンドフィールドＣＭＤと、初期設定を行う内
部レジスタを示すレジスタアドレスフィールドＡＤＲを
備えている。

プロセッサはコマンドフィールドＣＭＤにより初期設定
コマンドであることを判別し、レジスタアドレスフィー
ルドＡＤＲに指定された内部レジスタの初期設定を行う
ように動作する。

第３図に本発明のプロセッサの内部ブロック図を示す。

プロセッサーは、バス８のデータバス８ａを介してコマ
ンドを取込み保持するためのコマンドレジスタ１７と、
バス８のデータバス８ａを介してパラメータを取込み保
持するためのパラメータレジスタ１８と、コマンドレジ
スター７に取込まれた初期設定コマンドおよび描画処理
コマンドを解析し後述するシーケンサ１９に指示するコ
マンド解析部Ｄ１と、処理順序を制御するとともにコマ
ンド取込手段として動作するシーケンサ１９と、プロセ
ッサー内の制御を行うためのデータを保持する複数の内
部レジスタ（ＩＲ，ＩＲ２、■ ・・・ＩＲ）を有する内部レジスタ群２０と、プロセッ
サ１外部の装置がプロセッサーの内部レジスタ群２０を
直接アクセスするための外部装置または後述するＤＭＡ
転送制御部２５のアドレス情報信号２４によるアドレス
を保持するアドレスレジスタ２１と、内部レジスタ群２
０の初期設定を行う内部レジスタ初期設定手段２２と、
シーケンサ１９の指示に基づいて処理を実行する描画処
理実行部２３と、開始指示信号１５に応答してリード／
ライト制御信号１３およびアドレス情報信号２４を順次
発生するＤＭＡ転送制御部２５とを備えている。

内部レジスタ初期設定手段２２は、コマンドレジスタに
保持されたコマンドが内部レジスタの初期設定を行う内
部レジスタ初期設定コマンド１６であった場合にレジス
タアドレスフィールドＡＤＲの内容を保持するアドレス
フィールドレジスタ２６と、アドレスフィールドレジス
タ２６およびアドレスレジスタ２１の内容のいずれかを
選択するセレクタ２７と、アドレスフィールドレジスタ
２６の内容を解析するデコーダＤ２とを備えている。な
お、デコーダＤ２は外部装置がプロセッサ１の内部レジ
スタ群２０を直接アクセスする場合には、アドレスレジ
スタ２１の内容を解析するように動作する。

内部レジスタ群２０に設けられる内部レジスタとしては
、例えば、ＣＰＵ２８に対して割り込みを発生するか否
かを定義しておく割込マスクレジスタＩＲ、画像データ
を記憶しておくためのり■ フレッシュメモリのリフレッシュ周期を定義しておくリ
フレッシュ周期レジスターＲ、ブロセツすがサブルーチ
ン命令等を実行したときに戻リアドレスを退避しておく
ためのスタックポインタＩＲ、画像データを記憶してい
るリフレッシュメモリの情報をＣＲＴに表示するための
水平ならびに垂直同期パルス幅を定義しておくための同
期信号パルス幅レジスターＲ、画像データを記憶してい
るリフレッシュメモリの情報をＣＲＴに表示するための
バックポーチ幅を定義しておくためのバックポーチレジ
スターＲ、画像データを記憶しているリフレッシュメモ
リの情報をＣＲＴに表示するための水平ならびに垂直同
期周期を定義しておくための周期レジスターＲ５ＣＲＴ
に表示する実空間を定義するためのカレント表示幅レジ
スターＲ、ＣＲＴに表示可能な或いは表示を行わせたい
メモリ空間を定義する仮想空間レジスターＲ、分割画面
の表示位置を定義するための分割画面レジスターＲ、分
割画面の表示アドレスを定義しておくための分割画面表
示アドレスレジスターＲｔｏ等のレジスタが挙げられる
。

プロセッサーの外部の制御部４からプロセッサーに開始
指示信号１５が出力されるとシーケンサ１９はコマンド
レジスター７に書込指示信号２８を出力する。

コマンドレジスター７にシーケンサ１９から書込指示信
号２８が出力されると、プロセッサー外部よりコマンド
を取込む。次に、コマンド解析部Ｄｌはコマンドレジス
ター７に取込まれたコマンドを解析し、シーケンサ１９
に対して、シーケンサ１９が次に行うべき処理を通知す
る。ここで取込まれたコマンドが内部レジスタ初期設定
コマンド１６であった場合には、シーケンサ１９は内部
レジスタ初期設定コマンド１６のレジスタアドレスフィ
ールドＡＤＨの内容を内部データバス２９を介してアド
レスフィールドレジスタ２６に転送する。

次いで、コマンド解析部Ｄｔはセレクト信号３０を出力
し、セレクト信号３０を受は取ったセレクタ２７はアド
レスフィールドレジスタ２６の内容を内部アドレスバス
３１に出力する。デコーダＤ２は出力された内容を解析
し、アクセス必要がある内部レジスタをアクセス可能に
設定する。

その後、シーケンサ１９の指示により、パラメータレジ
スタ１８の内容を内部データバス２９に出力し、指定の
内部レジスタにそのデータを取込む。

以上の動作を繰り返すことにより、所定の内部レジスタ
の初期設定を行うことができ、ただちにコマンド取込み
動作を行うことができる。

なお、以上の様な構成においても、従来のようなＣＰＵ
９によるプロセッサ１の内部レジスタに対するアクセス
も可能である。

〔発明の効果〕

本発明は、以上のように構成したので、プロセッサ自体
で内部レジスタの初期設定を行うことができるので、た
だちに動作可能状態となりＣＰＵを用いることなく、シ
ンプルなシステムを構成することができるという効果を
奏する。

また、ＣＰＵを用いることなく簡単な回路でバーンイン
試験を行うことを可能にし、信頼性の高いプロセッサを
提供することができるという効果を奏する。

【図面の簡単な説明】

第１図は本発明をシステムに採用した場合のブロック図
、 第２図はコマンド構造説明図、 第３図は本発明のプロセッサの内部ブロック図、第４図
は従来のバーンイン試験回路ブロック図、第５図は従来
の他のバーンイン試験回路ブロック図である。 １・・・プロセッサ ２・・・ＲＡＭ ３・・・ＲＯＭ ４・・・制御部 ５・・・ＣＲＴ ６・・・リフレッシュメモリ ７・・・バス ８・・・バス ８ａ・・・データバス ９・・・ＣＰＵ １０・・・コマンド取込み手段 １１・・・内部レジスタ群 １２・・・内部レジスタ初期設定手段 １３・・・処理実行部 １４・・・リード／ライト制御信号 １５・・・開始指示信号 １６・・・内部レジスタ初期設定コマンド１７・・・コ
マンドレジスタ １８・・・パラメータレジスタ １９・・・シーケンサ ２０・・・内部レジスタ群 ２１・・・アドレスレジスタ ２２・・・内部レジスタ初期設定手段 ２３・・・描画処理実行部 ２４・・・アドレス情報信号 ２５・・・ＤＭＡ転送制御部 ２６・・・アドレスフィールドレジスタ２７・・・−セ
レクタ ２８・・・書込指示信号 ２つ・・・内部データバス ３０・・・セレクト信号 ３１・・・内部アドレスバス ＩＲ１〜ＩＲｎ・・・内部レジスタ

Claims (1)

1. 【特許請求の範囲】 ＤＭＡ転送によりコマンドまたはパラメータを取り込む
   コマンド取込手段（１０）を備えた命令処理装置におい
   て、 前記コマンド取込手段（１０）により取込んだコマンド
   またはパラメータに基づいて内部レジスタの初期設定を
   行う内部レジスタ初期設定手段（１２）を備えたことを
   特徴とする命令処理装置。