JPH03242749A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03242749A JPH03242749A JP4046490A JP4046490A JPH03242749A JP H03242749 A JPH03242749 A JP H03242749A JP 4046490 A JP4046490 A JP 4046490A JP 4046490 A JP4046490 A JP 4046490A JP H03242749 A JPH03242749 A JP H03242749A
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- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路装置に係り、特に中央処理装置（ＣＰ
Ｕ）の他に専用処理を実行する専用プロセッサを備えた
データ処理システムに関し、ＣＰＵの直接アクセスによ
る設定と専用プロセッサ自身によってフェッチしたコマ
ンド（ＳＥＴＣＲ）による設定とのいずれでも設定可能
とし、かつ、フェッチコマンドによる設定の場合に設定
の連続性を確保しうるデータ処理システムを提供するこ
とを目的とし、 実行すべきコマンドおよびパラメータを格納するメモリ
からのコマンドおよびパラメータのフェッチが可能であ
り、書込み禁止レジスタを含む複数の内部レジスタと、
前記フェッチしたコマンドに従ってデータ処理のための
制御および前記内部レジスタへのコマンドの設定を行う
シーケンサと、フェッチコマンドがもつ連続設定レジス
タ数データに従って前記内部レジスタのアドレスを自動
的にインクリメントするインクリメンタと、前記フェッ
チコマンドの処理時に前記インクリメンタの出力アドレ
スを選択し、他のコマンド実行時には外部から直接アク
セスされるアドレスを前記シーケンサに従って選択して
出力するセレクタとを有し、前記シーケンサは前記書込
み禁止レジスタへのアクセスを禁止する信号を自動的に
出力するように構成する。
Ｕ）の他に専用処理を実行する専用プロセッサを備えた
データ処理システムに関し、ＣＰＵの直接アクセスによ
る設定と専用プロセッサ自身によってフェッチしたコマ
ンド（ＳＥＴＣＲ）による設定とのいずれでも設定可能
とし、かつ、フェッチコマンドによる設定の場合に設定
の連続性を確保しうるデータ処理システムを提供するこ
とを目的とし、 実行すべきコマンドおよびパラメータを格納するメモリ
からのコマンドおよびパラメータのフェッチが可能であ
り、書込み禁止レジスタを含む複数の内部レジスタと、
前記フェッチしたコマンドに従ってデータ処理のための
制御および前記内部レジスタへのコマンドの設定を行う
シーケンサと、フェッチコマンドがもつ連続設定レジス
タ数データに従って前記内部レジスタのアドレスを自動
的にインクリメントするインクリメンタと、前記フェッ
チコマンドの処理時に前記インクリメンタの出力アドレ
スを選択し、他のコマンド実行時には外部から直接アク
セスされるアドレスを前記シーケンサに従って選択して
出力するセレクタとを有し、前記シーケンサは前記書込
み禁止レジスタへのアクセスを禁止する信号を自動的に
出力するように構成する。
本発明は、データ処理システムに係り、特に中央処理装
置（ＣＰ Ｕ）の他に専用処理を実行する専用プロセッ
サを備えたデータ処理システムに関する。
置（ＣＰ Ｕ）の他に専用処理を実行する専用プロセッ
サを備えたデータ処理システムに関する。
近年では、ＣＰＵの負担軽減を目的として、ＣＰＵの他
に特定のコマンドを専用的に処理する専用プロセッサを
組合せて構築されたデータ処理システムが多く開発され
ている。専用プロセッサとしては、例えば、画像処理プ
ロセッサ、浮動小数点プロセッサ、あるいはＤＭＡ （
ダイレクトメモリアクセス）コントローラ等が知られて
いる。
に特定のコマンドを専用的に処理する専用プロセッサを
組合せて構築されたデータ処理システムが多く開発され
ている。専用プロセッサとしては、例えば、画像処理プ
ロセッサ、浮動小数点プロセッサ、あるいはＤＭＡ （
ダイレクトメモリアクセス）コントローラ等が知られて
いる。
このようなデータ処理システムにおいては、専用メモリ
が有する内部レジスタへのコマンドの設定方法が問題と
なる。
が有する内部レジスタへのコマンドの設定方法が問題と
なる。
例えば、画像データ処理システムにおいて、画像処理プ
ロセッサの内部レジスタへのコマンドの設定方法には２
通りある。ひとつは、ＣＰＵから直接アクセスすること
によりコマンドを内部レジスタに設定する方法である。
ロセッサの内部レジスタへのコマンドの設定方法には２
通りある。ひとつは、ＣＰＵから直接アクセスすること
によりコマンドを内部レジスタに設定する方法である。
他のひとつは、ＤＭＡ転送により画像処理プロセッサ自
身がコマンド・パラメータメモリからコマンドおよびパ
ラメータをフェッチし、そのフェッチコマンド（ＳＥＴ
ＣＲコマンド）に従ってコマンドを内部レジスタに設定
する方法である。この場合、ＣＰＵによる直接アクセス
で設定される内部レジスタと、フェッチコマンドによっ
て設定される内部レジスタとは別々に扱われており、同
じ内部レジスタを上記２つの方法で設定することはでき
ないようになっている。
身がコマンド・パラメータメモリからコマンドおよびパ
ラメータをフェッチし、そのフェッチコマンド（ＳＥＴ
ＣＲコマンド）に従ってコマンドを内部レジスタに設定
する方法である。この場合、ＣＰＵによる直接アクセス
で設定される内部レジスタと、フェッチコマンドによっ
て設定される内部レジスタとは別々に扱われており、同
じ内部レジスタを上記２つの方法で設定することはでき
ないようになっている。
従来のデータ処理システムの問題点は、画像処理プロセ
ッサ内の同一の内部レジスタを上記２つの方法で共通に
設定できない点に加え、フェッチコマンドによって一度
に多数の内部レジスタを連続的に設定したい場合に、誤
って書込み禁止レジスタの設定を含めてしまった場合に
レジスタの設定動作が中断するおそれがある点である。
ッサ内の同一の内部レジスタを上記２つの方法で共通に
設定できない点に加え、フェッチコマンドによって一度
に多数の内部レジスタを連続的に設定したい場合に、誤
って書込み禁止レジスタの設定を含めてしまった場合に
レジスタの設定動作が中断するおそれがある点である。
本発明の目的は、ＣＰＵの直接アクセスによる設定と専
用プロセッサ自身によってフェッチしたコマンドによる
設定とのいずれでも設定可能とし、かつ、フェッチコマ
ンドによる設定の場合に設定の連続性を確保しうるデー
タ処理システムを提供することにある。
用プロセッサ自身によってフェッチしたコマンドによる
設定とのいずれでも設定可能とし、かつ、フェッチコマ
ンドによる設定の場合に設定の連続性を確保しうるデー
タ処理システムを提供することにある。
上記目的を達成するために、本発明は、実行すべきコマ
ンドおよびパラメータを格納するメモリ（２）からのコ
マンドおよびパラメータのフェッチが可能であり、書込
み禁止レジスタを含む複数の内部レジスタ（２０，２１
…）と、前記フェッチしたコマンドに従ってデータ処理
のための制御および前記内部レジスタ（２０，２１…）
へのコマンドの設定を行うシーケンサ（１４）と、フェ
ッチコマンド（ＳＥＴＣＲ）がもつ連続設定レジスタ数
データ（ＰＡＲ）に従って前記内部レジスタ（２０，２
１…）のアドレスを自動的にインクリメントするインク
リメンタ（１８）と、前記フェッチコマンド（ＳＥＴＣ
Ｒ）の処理時に前記インクリメンタ（１８）の出力アド
レスを選択し、 かつ、他のコマンド実行時には外部から直接アクセスさ
れるアドレスを前記シーケンサ（１４）に従って選択し
て出力するセレクタ（１９）とを有し、前記シーケンサ
（１４）は前記書込み禁止レジスタへのアクセスを禁止
する信号（ＷＩＨＢ）を自動的に出力するように構成す
る。
ンドおよびパラメータを格納するメモリ（２）からのコ
マンドおよびパラメータのフェッチが可能であり、書込
み禁止レジスタを含む複数の内部レジスタ（２０，２１
…）と、前記フェッチしたコマンドに従ってデータ処理
のための制御および前記内部レジスタ（２０，２１…）
へのコマンドの設定を行うシーケンサ（１４）と、フェ
ッチコマンド（ＳＥＴＣＲ）がもつ連続設定レジスタ数
データ（ＰＡＲ）に従って前記内部レジスタ（２０，２
１…）のアドレスを自動的にインクリメントするインク
リメンタ（１８）と、前記フェッチコマンド（ＳＥＴＣ
Ｒ）の処理時に前記インクリメンタ（１８）の出力アド
レスを選択し、 かつ、他のコマンド実行時には外部から直接アクセスさ
れるアドレスを前記シーケンサ（１４）に従って選択し
て出力するセレクタ（１９）とを有し、前記シーケンサ
（１４）は前記書込み禁止レジスタへのアクセスを禁止
する信号（ＷＩＨＢ）を自動的に出力するように構成す
る。
本発明によれば、画像処理プロセッサ４において処理す
べきコマンドがコマンド・パラメータメモリ（２）から
フェッチしたコマンド（ＳＥＴＣＲコマンド）である場
合、セレクタ（１９）は自動的に外部１からの直接アク
セスによるアドレスからインクリメンタ（１８）の出力
アドレスを選択するように切換える。このとき、シーケ
ンサ（１４）はフェッチコマンドに含まれている連続設
定レジスタ数データ（ＰＡＲ）に従って順次アドレスを
インクリメントする指示をインクリメンタ（１８）に与
える。その結果、順次内部レジスタ（２０，２１…）の
アドレスが更新され、自動的に内部レジスタ（２０，２
１…）がフェッチコマンドに従って設定される。″この
とき、設定レジスタの中に書込み禁止レジスタが含まれ
ていたとすると、当該書込みレジスタへのアクセスはマ
イクロシーケンサ１４からの書込み禁止信号（ＷＩＨＢ
）により自動的に禁止され、次の設定レジスタに自動的
にジャンプし、設定の連続性は失われない。フェッチコ
マンドの処理が終了すると、セレクタ（１９）は再び外
部からの直接アクセスに切換える。
べきコマンドがコマンド・パラメータメモリ（２）から
フェッチしたコマンド（ＳＥＴＣＲコマンド）である場
合、セレクタ（１９）は自動的に外部１からの直接アク
セスによるアドレスからインクリメンタ（１８）の出力
アドレスを選択するように切換える。このとき、シーケ
ンサ（１４）はフェッチコマンドに含まれている連続設
定レジスタ数データ（ＰＡＲ）に従って順次アドレスを
インクリメントする指示をインクリメンタ（１８）に与
える。その結果、順次内部レジスタ（２０，２１…）の
アドレスが更新され、自動的に内部レジスタ（２０，２
１…）がフェッチコマンドに従って設定される。″この
とき、設定レジスタの中に書込み禁止レジスタが含まれ
ていたとすると、当該書込みレジスタへのアクセスはマ
イクロシーケンサ１４からの書込み禁止信号（ＷＩＨＢ
）により自動的に禁止され、次の設定レジスタに自動的
にジャンプし、設定の連続性は失われない。フェッチコ
マンドの処理が終了すると、セレクタ（１９）は再び外
部からの直接アクセスに切換える。
次に、本発明の実施例を図面に基づいて説明する。
第１図に画像データ処理システムの概要を示す。
画像処理プロセッサ４の入力側のアドレスノくスフおよ
びデータバス８にはＬＳＩの外部ｌこあるＣＰＵＩおよ
びコマンド・パラメータメモリ２が接続されており、出
力側のアドレスノくス９およびデータバス１０にはリフ
レッシュメモリ５が接続されている。また、画像処理プ
ロセッサ４には制御回路３が、リフレッシュメモリ５に
はＣＲＴ６がそれぞれ接続されている。
びデータバス８にはＬＳＩの外部ｌこあるＣＰＵＩおよ
びコマンド・パラメータメモリ２が接続されており、出
力側のアドレスノくス９およびデータバス１０にはリフ
レッシュメモリ５が接続されている。また、画像処理プ
ロセッサ４には制御回路３が、リフレッシュメモリ５に
はＣＲＴ６がそれぞれ接続されている。
ＣＰＵＩは当該画像データ処理システム全体の動作を統
括的に制御する。具体的には、コマンド・パラメータメ
モリ２に格納されているコマンドおよびパラ・メータを
読み出し、画像処理プロセ・ｙす４をアドレスバス７、
データバス８を介して直接アクセスして必要な動作を行
わせる。
括的に制御する。具体的には、コマンド・パラメータメ
モリ２に格納されているコマンドおよびパラ・メータを
読み出し、画像処理プロセ・ｙす４をアドレスバス７、
データバス８を介して直接アクセスして必要な動作を行
わせる。
コマンド・パラメータメモリ２は、ＲＡＭ（ランダムア
クセスメモリ）等の書替え可能なメモリであり、画像処
理に必要なコマンド・パラメータを格納するとともにフ
ェッチコマンド（ＳＥＴＣＲコマンドという。゛）が定
義されている。
クセスメモリ）等の書替え可能なメモリであり、画像処
理に必要なコマンド・パラメータを格納するとともにフ
ェッチコマンド（ＳＥＴＣＲコマンドという。゛）が定
義されている。
制御回路３は画像処理プロセッサ４に対して起動命令を
出力し、あるいは動作タイミング信号を与えて画像処理
プロセッサ４を制御する。
出力し、あるいは動作タイミング信号を与えて画像処理
プロセッサ４を制御する。
画像処理プロセッサ４は第２図に示すように、大別して
ホストバス・インタフェース４ 描画−１ゝ 処理プロセッサ４ グラフィックインタフニー２１ ス４−３および表示処理プロセッサ４−４を備えて０る
。ホストバス−インタフェース４−１はアドレスバス７
およびデータバス８を介してＣＰＵＩ、コマンドパラメ
ータメモリ２に接続される。ホストバス・インタフェー
ス４ はＣＰＵＩとの情報のｌ 授受、ＣＰＵＩから与えられるコマンドの解析を行って
必要なコマンドを描画処理ブロセ・ソサ４−２および表
示処理プロセッサ４ に送る。描画処理４ プロセッサ４ は、送られた描画コマンドを実行２ し、描画のための命令をグラフィックインタフェースに
送る。表示処理プロセッサ４−４はホストノくス・イン
タフェース４．からの描画コマンドを受けてＣＲＴ６に
画像表示するため（リフレッシュメモリ５に描画するた
め）の画像データを生成してグラフィックインタフェー
ス４−３に送る。グラフィックインタフェース４−３は
画像データをアドレスバス９、データバス１０を介して
リフレ・ソシュメモリ５に送るよう制御を行う。
ホストバス・インタフェース４ 描画−１ゝ 処理プロセッサ４ グラフィックインタフニー２１ ス４−３および表示処理プロセッサ４−４を備えて０る
。ホストバス−インタフェース４−１はアドレスバス７
およびデータバス８を介してＣＰＵＩ、コマンドパラメ
ータメモリ２に接続される。ホストバス・インタフェー
ス４ はＣＰＵＩとの情報のｌ 授受、ＣＰＵＩから与えられるコマンドの解析を行って
必要なコマンドを描画処理ブロセ・ソサ４−２および表
示処理プロセッサ４ に送る。描画処理４ プロセッサ４ は、送られた描画コマンドを実行２ し、描画のための命令をグラフィックインタフェースに
送る。表示処理プロセッサ４−４はホストノくス・イン
タフェース４．からの描画コマンドを受けてＣＲＴ６に
画像表示するため（リフレッシュメモリ５に描画するた
め）の画像データを生成してグラフィックインタフェー
ス４−３に送る。グラフィックインタフェース４−３は
画像データをアドレスバス９、データバス１０を介して
リフレ・ソシュメモリ５に送るよう制御を行う。
リフレッシュメモリ５はＣＲＴ６に表示すべきデータを
格納するためのＲＡＭである。例えば、画像処理プロセ
ッサ４がコマンド・パラメータメモリ２より「ラインコ
マンド」をフェッチした場合、画像処理プロセッサ４が
ＣＲＴ６に「直線」を表示させるために計算した画像デ
ータを格納する。
格納するためのＲＡＭである。例えば、画像処理プロセ
ッサ４がコマンド・パラメータメモリ２より「ラインコ
マンド」をフェッチした場合、画像処理プロセッサ４が
ＣＲＴ６に「直線」を表示させるために計算した画像デ
ータを格納する。
次に、第４図にホストバス・インタフェースの要部詳細
ブロックを示す。アドレスバス７にはインストラクショ
ンレジスタ１１およびデータレジスタ１２が接続されて
いる。インストラクションレジスタ１１はコマンド・パ
ラメータメモリ２からフェッチしたコマンド、およびパ
ラメータ、すなわちインストラクションを一時的に保持
するためのレジスタである。インストラクションレジス
タ１１はマイクロシーケンサ１４からのＲ／Ｗ信号によ
りリート／ライト動作を行う。データレジスタ１２は外
部から与えられるデータＤを格納するレジスタである。
ブロックを示す。アドレスバス７にはインストラクショ
ンレジスタ１１およびデータレジスタ１２が接続されて
いる。インストラクションレジスタ１１はコマンド・パ
ラメータメモリ２からフェッチしたコマンド、およびパ
ラメータ、すなわちインストラクションを一時的に保持
するためのレジスタである。インストラクションレジス
タ１１はマイクロシーケンサ１４からのＲ／Ｗ信号によ
りリート／ライト動作を行う。データレジスタ１２は外
部から与えられるデータＤを格納するレジスタである。
インストラクションレジスタ１１の出力はコマンド解析
手段１３に接続されている。コマンド解析手段１３はイ
ンストラクションレジスタ１１に取込まれたコマンドを
解析し、現在取込まれたコマンドは何か、すなわちマイ
クロシーケンサ１４がこれから実行すべき処理は何か、
をマイクロシーケンサ１４に通知するための手段である
。コマンド解析手段１３の出力はマイクロシーケンサ１
４に接続されている。マイクロシーケンサ１４は予め設
定されたシーケンス（図示しないＲＯＭに格納されてい
るものとする。）に従い、コマンド解析手段１３からの
解析結果に従って画像処理プロセッサ４内の各ユニ・ソ
トを制御する。マイクロシーケンサ１４の出力端はノく
スエ５を介して各ユニットに接続される。インストラク
ションレジスタ１１、データレジスタ１２は内部データ
バスエ６に接続され、この内部データバス１６にインク
リメンタ１８、内部レジスタ２０．２１…が接続されて
いる。インクリメンタ１８はインストラクションレジス
タ１１に保持されたコマンドがＳ Ｅ Ｔ、ＣＲコマン
ドであった場合、その５ＥＴＣＲコマンド内のＡＤＲ（
第４図）をマイクロシーケンサ１４に従って保持し、繰
返し指定、すなわち連続設定レジスタ数だけアドレスを
インクリメントする。インクリメンタ１８の出力はセレ
クタ１９の一方の入力端に接続されている。セレクタ１
９の他方の入力端にはアドレスレジスタ１７の出力端が
接続されている。アドレスレジスタ１７はデータバス８
を通じて与えられるＣＰＵＩからの直接アクセスによる
内部レジスタの指定アドレスを一時的に保持する。した
がって、セレクタ１９はインストラクションレジスタ１
１のコマンドが５ＥＴＣＲコマンドであるか否かに応し
てゲートをインクリメンタ１８かアドレスレジスタ１７
かのいずれか一方に開（。セレクタ１９の出力は内部ア
ドレスバス２４に接続されている。内部アドレスバス２
４にはデコーダ２２．２３が接続されている。デコーダ
２２は各内部レジスタ２０．２１…への書込みを行うか
否かの信号を生成する手段であり、入力アドレス信号と
ＷＩ ＨＢ倍信号より決定する。ＷＩＨＢ信号はマイク
ロシーケンサ１４から与えられる。デコーダ２３はどの
内部レジスタ２０．２１…が選択されたかを示す信号を
発生する。デコーダ２２．２３の出力は各内部レジスタ
２０．２１…にそれぞれ接続されている。内部レジスタ
２０．２１…は書込み禁止レジスタを含めて複数あり、
５ＥＴＣＲコマンドやＣＰＵＩからのコマンドの設定対
象となるレジスタである。
手段１３に接続されている。コマンド解析手段１３はイ
ンストラクションレジスタ１１に取込まれたコマンドを
解析し、現在取込まれたコマンドは何か、すなわちマイ
クロシーケンサ１４がこれから実行すべき処理は何か、
をマイクロシーケンサ１４に通知するための手段である
。コマンド解析手段１３の出力はマイクロシーケンサ１
４に接続されている。マイクロシーケンサ１４は予め設
定されたシーケンス（図示しないＲＯＭに格納されてい
るものとする。）に従い、コマンド解析手段１３からの
解析結果に従って画像処理プロセッサ４内の各ユニ・ソ
トを制御する。マイクロシーケンサ１４の出力端はノく
スエ５を介して各ユニットに接続される。インストラク
ションレジスタ１１、データレジスタ１２は内部データ
バスエ６に接続され、この内部データバス１６にインク
リメンタ１８、内部レジスタ２０．２１…が接続されて
いる。インクリメンタ１８はインストラクションレジス
タ１１に保持されたコマンドがＳ Ｅ Ｔ、ＣＲコマン
ドであった場合、その５ＥＴＣＲコマンド内のＡＤＲ（
第４図）をマイクロシーケンサ１４に従って保持し、繰
返し指定、すなわち連続設定レジスタ数だけアドレスを
インクリメントする。インクリメンタ１８の出力はセレ
クタ１９の一方の入力端に接続されている。セレクタ１
９の他方の入力端にはアドレスレジスタ１７の出力端が
接続されている。アドレスレジスタ１７はデータバス８
を通じて与えられるＣＰＵＩからの直接アクセスによる
内部レジスタの指定アドレスを一時的に保持する。した
がって、セレクタ１９はインストラクションレジスタ１
１のコマンドが５ＥＴＣＲコマンドであるか否かに応し
てゲートをインクリメンタ１８かアドレスレジスタ１７
かのいずれか一方に開（。セレクタ１９の出力は内部ア
ドレスバス２４に接続されている。内部アドレスバス２
４にはデコーダ２２．２３が接続されている。デコーダ
２２は各内部レジスタ２０．２１…への書込みを行うか
否かの信号を生成する手段であり、入力アドレス信号と
ＷＩ ＨＢ倍信号より決定する。ＷＩＨＢ信号はマイク
ロシーケンサ１４から与えられる。デコーダ２３はどの
内部レジスタ２０．２１…が選択されたかを示す信号を
発生する。デコーダ２２．２３の出力は各内部レジスタ
２０．２１…にそれぞれ接続されている。内部レジスタ
２０．２１…は書込み禁止レジスタを含めて複数あり、
５ＥＴＣＲコマンドやＣＰＵＩからのコマンドの設定対
象となるレジスタである。
第４図にインストラクションレジスタ１１に保持される
５ＥＴＣＲコマンドのコマンド構造を示す。第４図中、
“ＣＭＤ”はこのコマンドが何であるかを示すフィール
ドであり、このフィールドがコマンド解析手段１３に解
析される。“ＡＤＲ’はアクセスを行う画像処理プロセ
ッサ４の内部レジスタ２０．２１…のアドレスのフィー
ルドであり、このフィールドがマイクロシーケンサ１４
の指示に従い内部データバス１６を介して内部レジスタ
２０，２１…に転送される。”ＰＡＲ”（よＡＤＲで設
定したアドレスからいくつレジスタを設定したいかを示
すフィールドである。例えば、ＡＤＲの値が３、ＰＡＲ
の値が４だとしたら（当然ＣＭＤは５ＥＴＣＲ）、レジ
スタアドレス３．４．５．６と連続して設定可能となる
。
５ＥＴＣＲコマンドのコマンド構造を示す。第４図中、
“ＣＭＤ”はこのコマンドが何であるかを示すフィール
ドであり、このフィールドがコマンド解析手段１３に解
析される。“ＡＤＲ’はアクセスを行う画像処理プロセ
ッサ４の内部レジスタ２０．２１…のアドレスのフィー
ルドであり、このフィールドがマイクロシーケンサ１４
の指示に従い内部データバス１６を介して内部レジスタ
２０，２１…に転送される。”ＰＡＲ”（よＡＤＲで設
定したアドレスからいくつレジスタを設定したいかを示
すフィールドである。例えば、ＡＤＲの値が３、ＰＡＲ
の値が４だとしたら（当然ＣＭＤは５ＥＴＣＲ）、レジ
スタアドレス３．４．５．６と連続して設定可能となる
。
次に画像処理プロセッサ４が起動され、５ＥＴＣＲコマ
ンドが実行されるまでの処理手順を聞単に説明する。
ンドが実行されるまでの処理手順を聞単に説明する。
■ 画像処理プロセッサ４の外部制御回路３により画像
処理プロセッサ４に対して起動指示が与えられる。
処理プロセッサ４に対して起動指示が与えられる。
■ 画像処理プロセッサ４によりコマンド・パラメータ
メモリ２がアドレッシングされ、コマンドが取り込まれ
る。
メモリ２がアドレッシングされ、コマンドが取り込まれ
る。
■ 取り込まれたコマンドはインストラクションレジス
タ１１に保持され、コマンド解析手段１３によりコマン
ドが解析された後、そのコマンドをマイクロシーケンサ
１４に通知する。
タ１１に保持され、コマンド解析手段１３によりコマン
ドが解析された後、そのコマンドをマイクロシーケンサ
１４に通知する。
■ 取り込まれたコマンドが５ＥＴＣＲコマンドであれ
ば、マイクロシーケンサ１４は５ＥＴＣＲコマンドの処
理を行う。又、この５ＥＴＣＲコマンドにてセレクタ１
９をインクリメンタ１８側に切換え、その出力の内容を
通すようにコントロールする。
ば、マイクロシーケンサ１４は５ＥＴＣＲコマンドの処
理を行う。又、この５ＥＴＣＲコマンドにてセレクタ１
９をインクリメンタ１８側に切換え、その出力の内容を
通すようにコントロールする。
■ ■によって出力されたアドレス情報（インクリメン
タ１８の出力内容）はデコーダ２２．２３によりデコー
ドされ、アクセスする必要がある内部レジスタ２０．２
１…を選択すると同時に書き込み禁止のレジスタに対し
てライト信号を出力しないようにマイクロシーケンサ１
４からのＷＩ ＨＢ傷信号より禁止する。
タ１８の出力内容）はデコーダ２２．２３によりデコー
ドされ、アクセスする必要がある内部レジスタ２０．２
１…を選択すると同時に書き込み禁止のレジスタに対し
てライト信号を出力しないようにマイクロシーケンサ１
４からのＷＩ ＨＢ傷信号より禁止する。
なお、コマンドのＰＡＲに繰り返し数の設定がしである
場合はアドレスをインクリメンタ１８によりインクリメ
ントし同様に■、■をその数だけ繰り返す。
場合はアドレスをインクリメンタ１８によりインクリメ
ントし同様に■、■をその数だけ繰り返す。
以上のように、本発明によれば、コマンド・パラメータ
メモリに定義したフェッチコマンド、インクリメンタ等
により、内部レジスタの設定を連続して行うことができ
、書込み禁止レジスタの場合は自動的に禁止、かつ、Ｃ
ＰＵにより必要な場合は直接設定することが可能であり
、効率的なレジスタ設定が可能となる。
メモリに定義したフェッチコマンド、インクリメンタ等
により、内部レジスタの設定を連続して行うことができ
、書込み禁止レジスタの場合は自動的に禁止、かつ、Ｃ
ＰＵにより必要な場合は直接設定することが可能であり
、効率的なレジスタ設定が可能となる。
第１図は本発明の概要を示すブロック図、第２図は画像
処理プロセッサの概略ブロック図、第３図はホストバス
・インタフェースのブロック図、 第４図はフェッチコマンドの構造例を示すブロック図で
ある。 ■…ＣＰＵ ２…コマンド・パラメータメモリ ３…制御回路 ４…画像処理プロセッサ ５…リフレッシュメモリ ６…ＣＲＴ ７…アドレスバス ８…データバス ９…アドレスバス １０…データバス １１…インストラクションレジスタ １２…データレジスタ １３…コマンド解析手段 １４…マイクロシーケンサ １５…バス １６…内部データバス １７…アドレスレジスタ １８…インクリメンタ １９…セレクタ ２０…内部レジスタ ２１…内部レジスタ ２２…デコーダ ２３…デコーダ ２４…内部アドレスバス
処理プロセッサの概略ブロック図、第３図はホストバス
・インタフェースのブロック図、 第４図はフェッチコマンドの構造例を示すブロック図で
ある。 ■…ＣＰＵ ２…コマンド・パラメータメモリ ３…制御回路 ４…画像処理プロセッサ ５…リフレッシュメモリ ６…ＣＲＴ ７…アドレスバス ８…データバス ９…アドレスバス １０…データバス １１…インストラクションレジスタ １２…データレジスタ １３…コマンド解析手段 １４…マイクロシーケンサ １５…バス １６…内部データバス １７…アドレスレジスタ １８…インクリメンタ １９…セレクタ ２０…内部レジスタ ２１…内部レジスタ ２２…デコーダ ２３…デコーダ ２４…内部アドレスバス
Claims (1)
- 【特許請求の範囲】 実行すべきコマンドおよびパラメータを格納するメモリ
（２）からのコマンドおよびパラメータのフェッチが可
能であり、書込み禁止レジスタを含む複数の内部レジス
タ（２０、２１…）と、前記フェッチしたコマンドに従
ってデータ処理のための制御および前記内部レジスタ（
２０、２１…）へのコマンドの設定を行うシーケンサ（
１４）と、 フェッチコマンド（ＳＥＴＣＲ）がもつ連続設定レジス
タ数データ（ＰＡＲ）に従って前記内部レジスタ（２０
、２１…）のアドレスを自動的にインクリメントするイ
ンクリメンタ（１８）と、前記フェッチコマンド（ＳＥ
ＴＣＲ）の処理時に前記インクリメンタ（１８）の出力
アドレスを選択し、かつ、他のコマンド実行時には外部
から直接アクセスされるアドレスを前記シーケンサ（１
４）に従って選択して出力するセレクタ（１９）とを有
し、 前記シーケンサ（１４）は前記書込み禁止レジスタへの
アクセスを禁止する信号（ＷＩＨＢ）を自動的に出力す
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046490A JPH03242749A (ja) | 1990-02-21 | 1990-02-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046490A JPH03242749A (ja) | 1990-02-21 | 1990-02-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03242749A true JPH03242749A (ja) | 1991-10-29 |
Family
ID=12581358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4046490A Pending JPH03242749A (ja) | 1990-02-21 | 1990-02-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03242749A (ja) |
-
1990
- 1990-02-21 JP JP4046490A patent/JPH03242749A/ja active Pending
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