JPH02284433A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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- JPH02284433A JPH02284433A JP1106201A JP10620189A JPH02284433A JP H02284433 A JPH02284433 A JP H02284433A JP 1106201 A JP1106201 A JP 1106201A JP 10620189 A JP10620189 A JP 10620189A JP H02284433 A JPH02284433 A JP H02284433A
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- compound semiconductor
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Landscapes
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体装置に関し、特に電界効果トラ
ンジスタ素子間に発生する相互干渉、すなわち、サイド
ゲーティング(Side Gati ng)効果を抑
制する手段に関する。
ンジスタ素子間に発生する相互干渉、すなわち、サイド
ゲーティング(Side Gati ng)効果を抑
制する手段に関する。
従来、この種の化合物半導体装置は、MES(Meta
l Sem1conductor)型電界効果トラン
ジスタ素子を主体とする数千ゲートあるいは数にビット
のGaAs論理・メモリLSIである電子回路が高抵抗
基板(107〜108Ω・cm程度)のガリウム、砒素
等の基板上に形成されたものである。
l Sem1conductor)型電界効果トラン
ジスタ素子を主体とする数千ゲートあるいは数にビット
のGaAs論理・メモリLSIである電子回路が高抵抗
基板(107〜108Ω・cm程度)のガリウム、砒素
等の基板上に形成されたものである。
通常、この半導体装置は、高抵抗のガリウムあるいは砒
素等の基板に、n型活性層領域であるゲート領域と高濃
度のn++ソース及びn+型トドレーン領域形成してな
る電界効果トランジスタ(以下FETと言う)を複数個
製作し、論理・メモリ回路を形成していた。また、これ
らの素子間を絶縁分離するようなアイソレーション頭載
は、特に設けられることはなかった。
素等の基板に、n型活性層領域であるゲート領域と高濃
度のn++ソース及びn+型トドレーン領域形成してな
る電界効果トランジスタ(以下FETと言う)を複数個
製作し、論理・メモリ回路を形成していた。また、これ
らの素子間を絶縁分離するようなアイソレーション頭載
は、特に設けられることはなかった。
しかさながら、従来の化合物半導体装置の構造では、近
接する二つのF、ETには相互干渉が発生ずる。すなわ
ち、具体的には、一方のFETのソース電位か他方に比
へて高い場合は、当該1;” ト: i’のソース・ト
レーン間の電流は抑制されることである。しかも、この
FETの抑制量は隣接するFETのソース電位に依存す
るし、特に、この特性は低温において顕著になるという
問題かある。
接する二つのF、ETには相互干渉が発生ずる。すなわ
ち、具体的には、一方のFETのソース電位か他方に比
へて高い場合は、当該1;” ト: i’のソース・ト
レーン間の電流は抑制されることである。しかも、この
FETの抑制量は隣接するFETのソース電位に依存す
るし、特に、この特性は低温において顕著になるという
問題かある。
本発明の目的は、温度の広範囲において、隣接するFE
Tか互いに干渉しない化合物半導体装置を提供すること
にある。
Tか互いに干渉しない化合物半導体装置を提供すること
にある。
本発明の化合物半導体装置は、カリウム、砒素等の高抵
抗の基板上に複数の一導電型FET間1〜ランジスタを
主体とする電子回路か形成されてなる化合物半導体装置
において、隣接し合う二つの前記一導電型電界効果1〜
ランジスタの間に形成される逆導電型領域と、いずれか
の前記一導電型電解効果トランジスタのソース領域に対
して兵の電位を前記逆導電型領域に印加することにより
前記逆導電型領域と前記ソース領域との間に空乏形層を
形成する手段とを備え構成される。
抗の基板上に複数の一導電型FET間1〜ランジスタを
主体とする電子回路か形成されてなる化合物半導体装置
において、隣接し合う二つの前記一導電型電界効果1〜
ランジスタの間に形成される逆導電型領域と、いずれか
の前記一導電型電解効果トランジスタのソース領域に対
して兵の電位を前記逆導電型領域に印加することにより
前記逆導電型領域と前記ソース領域との間に空乏形層を
形成する手段とを備え構成される。
次に、本発明について図面を参照して説明する。
第1図は本発明による第1の実施例を示す半導体チップ
の模式断面図、第2図は本発明による第1の実施例を示
す半導体チップの平面図である。
の模式断面図、第2図は本発明による第1の実施例を示
す半導体チップの平面図である。
この化合物半導体装置は、例えは、第1図に示すように
、G a A Sである化合物半導体基板1」二に、互
いに隣接するF E Tのそれぞれのn+型ソース領域
3.3a、n型グー1〜領域4.4a及びドレーン領域
2.2aか形成され、この二つのFETソース領域3及
び3aの間にP型拡散領域5か設けられている。ずなわ
ら、このP型拡散領域が平面」二て示すと、第2図には
、2つのFETのみ示されていないが、この2つのFE
T6及び6aの間に、素子の集積度を考慮して出来るた
け狭い幅でP型拡散領域を形成することである。
、G a A Sである化合物半導体基板1」二に、互
いに隣接するF E Tのそれぞれのn+型ソース領域
3.3a、n型グー1〜領域4.4a及びドレーン領域
2.2aか形成され、この二つのFETソース領域3及
び3aの間にP型拡散領域5か設けられている。ずなわ
ら、このP型拡散領域が平面」二て示すと、第2図には
、2つのFETのみ示されていないが、この2つのFE
T6及び6aの間に、素子の集積度を考慮して出来るた
け狭い幅でP型拡散領域を形成することである。
このように1;E T素子間にP型拡散領域5を設ける
ことにより、第1図に示すように、このP型拡散領域5
の電極8と一方のFETのn゛型ソース領域3の電極7
との間に負電位を印加して逆バイアスすれば、化合物基
板]とP型拡散領域との間の高抵抗基板側には空乏層9
か形成される。このため、ソース領域からのリークする
電流がなくなる。
ことにより、第1図に示すように、このP型拡散領域5
の電極8と一方のFETのn゛型ソース領域3の電極7
との間に負電位を印加して逆バイアスすれば、化合物基
板]とP型拡散領域との間の高抵抗基板側には空乏層9
か形成される。このため、ソース領域からのリークする
電流がなくなる。
ここで、P型拡散領域5とFET6のn+型ソース領域
3との距離L lは、P型拡散領域5の周辺に発生ずる
空乏層9の形状が変形を受ないように設計すべきである
。例えは、その具体的な設計例として、ソース電極7と
電極8との間に−0゜5Vの負電位を印加したとき、そ
のLlは30μm以」二あれば十分であった。また、こ
のときのP型拡散領域5の幅L2は20μm以上であっ
た、このI−2は大きい程良いが、これは、むしろ素子
の集積度て決められるものである。
3との距離L lは、P型拡散領域5の周辺に発生ずる
空乏層9の形状が変形を受ないように設計すべきである
。例えは、その具体的な設計例として、ソース電極7と
電極8との間に−0゜5Vの負電位を印加したとき、そ
のLlは30μm以」二あれば十分であった。また、こ
のときのP型拡散領域5の幅L2は20μm以上であっ
た、このI−2は大きい程良いが、これは、むしろ素子
の集積度て決められるものである。
第3図は本発明による第2の実施例を示す半導体チップ
の平面図、第4図は第3図のAA断面図である。この化
合物半導体装置は、F1Σ’T’ 6 aの周囲を囲む
ようにP型拡散領域5aを形成したことである。それ以
外は第1の実施例と同しである。
の平面図、第4図は第3図のAA断面図である。この化
合物半導体装置は、F1Σ’T’ 6 aの周囲を囲む
ようにP型拡散領域5aを形成したことである。それ以
外は第1の実施例と同しである。
このような構造にずれは、F E T 6のトレーン電
流はF E T 6 a及び6bのソース領域の電位に
影響されることか少ない。この実施例は第1の実施例に
比べ、P型拡散領域かFETを完全に囲んでいるため、
空乏層9を越えて流れるリークパスのみとなり、リーク
電流が大幅に減少するという利点がある。
流はF E T 6 a及び6bのソース領域の電位に
影響されることか少ない。この実施例は第1の実施例に
比べ、P型拡散領域かFETを完全に囲んでいるため、
空乏層9を越えて流れるリークパスのみとなり、リーク
電流が大幅に減少するという利点がある。
以上説明したように本発明の化合物半導体装置は、隣接
する二つの一導電型FET間に、逆導電型拡散領域を設
け、この逆導電型拡散領域に逆バイアス電圧を印加し、
この逆導電型拡散層の周囲に空乏層を形成することによ
って、FETのソース領域から注入される電子は、この
空乏層バリアを越えて近接しFETのグー1へ領域直下
の所謂深い順位に捕獲されることかなくなるという効果
がある。
する二つの一導電型FET間に、逆導電型拡散領域を設
け、この逆導電型拡散領域に逆バイアス電圧を印加し、
この逆導電型拡散層の周囲に空乏層を形成することによ
って、FETのソース領域から注入される電子は、この
空乏層バリアを越えて近接しFETのグー1へ領域直下
の所謂深い順位に捕獲されることかなくなるという効果
がある。
しかも、ケート直下の空乏層及び粘性層と基板との間に
発生した空乏層の各々の形状には変化なく、トレーン電
流の抑圧もなくなるので、サイトゲーティング効果は完
全に抑制されるという効果がある。さらに、Llの距離
を適切な距離に設計することによって、P型拡散領域周
辺の空乏層が変形を受けなくなるようになり、低温でも
この効果を維持出来る。
発生した空乏層の各々の形状には変化なく、トレーン電
流の抑圧もなくなるので、サイトゲーティング効果は完
全に抑制されるという効果がある。さらに、Llの距離
を適切な距離に設計することによって、P型拡散領域周
辺の空乏層が変形を受けなくなるようになり、低温でも
この効果を維持出来る。
第1図は本発明による第1の実施例を示す半導体チップ
の模式断面図、第2図は本発明による第1の実施例を示
す半導体チップの平面図、第3図は本発明による第2の
実施例を示す半導体チップの平面図、第4図は第3図の
AA断面図である。 1・・・化合物半導体基板、2.2a、2b・・・n+
型トドレーン領域3.3a、3b・・・n++ソース領
域、4.4a、41〕・・n型ケート領域、5.5a
−P型拡散領域、6.6a、6 b 、、、 F E
T、7.8・・・電極、9・・・空乏層。
の模式断面図、第2図は本発明による第1の実施例を示
す半導体チップの平面図、第3図は本発明による第2の
実施例を示す半導体チップの平面図、第4図は第3図の
AA断面図である。 1・・・化合物半導体基板、2.2a、2b・・・n+
型トドレーン領域3.3a、3b・・・n++ソース領
域、4.4a、41〕・・n型ケート領域、5.5a
−P型拡散領域、6.6a、6 b 、、、 F E
T、7.8・・・電極、9・・・空乏層。
Claims (1)
- ガリウム、砒素等の高抵抗の基板上に複数の一導電型電
界効果トランジスタを主体とする電子回路が形成されて
なる化合物半導体装置において、隣接し合う二つの前記
一導電型電界効果トランジスタの間に形成される逆導電
型領域を備え、いずれかの前記一導電型電解効果トラン
ジスタのソース領域に対して負の電位を前記逆導電型領
域に印加することにより前記逆導電型領域と前記ソース
領域との間に空乏形層を形成することを特徴とする化合
物半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1106201A JPH02284433A (ja) | 1989-04-25 | 1989-04-25 | 化合物半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1106201A JPH02284433A (ja) | 1989-04-25 | 1989-04-25 | 化合物半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02284433A true JPH02284433A (ja) | 1990-11-21 |
Family
ID=14427552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1106201A Pending JPH02284433A (ja) | 1989-04-25 | 1989-04-25 | 化合物半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02284433A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10608161B2 (en) | 2015-02-25 | 2020-03-31 | Epcos Ag | Method for manufacturing multilayer components, and multilayer component |
-
1989
- 1989-04-25 JP JP1106201A patent/JPH02284433A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10608161B2 (en) | 2015-02-25 | 2020-03-31 | Epcos Ag | Method for manufacturing multilayer components, and multilayer component |
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