JPH0228178B2 - - Google Patents

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JPH0228178B2
JPH0228178B2 JP58010589A JP1058983A JPH0228178B2 JP H0228178 B2 JPH0228178 B2 JP H0228178B2 JP 58010589 A JP58010589 A JP 58010589A JP 1058983 A JP1058983 A JP 1058983A JP H0228178 B2 JPH0228178 B2 JP H0228178B2
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JP
Japan
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ram
external
external memory
address
rom
Prior art date
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Application number
JP58010589A
Other languages
English (en)
Other versions
JPS59136861A (ja
Inventor
Shigeru Matsuyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
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Publication date
Application filed by Canon Inc filed Critical Canon Inc
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Priority to US06/572,371 priority patent/US4718044A/en
Publication of JPS59136861A publication Critical patent/JPS59136861A/ja
Publication of JPH0228178B2 publication Critical patent/JPH0228178B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0653—Configuration or reconfiguration with centralised address assignment
    • G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Memory System (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 技術分野 本発明は着脱可能な外部メモリを備えたパーソ
ナルコンピユータ等の電子機器に関するものであ
る。
従来技術 従来のこの種の電子機器としては、着脱が頻繁
ではなく着脱がそれほど容易でなくても良い外部
メモリ、およびある程度着脱が容易である必要が
ある外部メモリの２種類の外部メモリを、接続装
置を介して着脱できるパーソナルコンピユータ等
の電子機器がある。
ここで、その２種類の外部メモリとして、前者
は、例えば、ICソケツト等の接続装置に接続す
るROMチツプやRAMチツプであり、後者は、
例えば、電池によつてバツクアツプされるRAM
カードである。
目 的 本発明の目的は、かかる電子機器において、そ
の外部メモリの利用形態を改善することにある。
実施例 以下、図面を参照して本発明を詳細に説明す
る。
第１図は本発明電子機器の構成の一例を示し、
ここで、KBDはキーボードであり、英数字（ア
ルフアニユーメリツク）キー群αNと、外部メモ
リ接続装置CON１に接続する外部メモリMEM１
がメードオンメモリ（ROM）であるかランダム
アクセスメモリ（RAM）であるかを指定するス
イツチSWとを配置する。CPUは接続ユニツトで
あり、クロツクパルス発生回路と、ゲート回路そ
の他の論理回路から成る順次制御回路と、各種の
制御および演算に用いるレジスタにより構成され
ている。DISPは表示装置であり、バスBDISPを
介して供給されるデータを表示する。
IROMは、機器本体に配設する読出し専用の内
部メモリ、例えば、８キロバイトの記憶容量を有
するROMであり、バスBROMを介して制御ユニ
ツトCPUと接続し、制御ユニツトCPUが各部を
制御するマイクロ命令をプログラムの形態で記憶
する。IRAMは機器本体内に配設する読出し／書
き込み可能の内部メモリ、例えば、８キロバイト
の記憶容量を有するRAMであり、制御ユニツト
CPUからバスBRAMを介して供給されるアドレ
ス信号によつて指定されるアドレス上に、同じく
制御ユニツトCPUよりバスBRAMを介して供給
されるデータを格納する。また、逆に、指定され
たアドレス上のデータをバスBRAMを介して制
御ユニツトCPUに転送する。
MEM１は、接続装置COM１を介して制御ユ
ニツトCPUと接続する着脱自在の外部メモリで
あり、例えば、８キロバイトのROMチツプある
いはRAMチツプを用いる。MEM２は、接続装
置CON２を介して制御ユニツトCPUと接続する
着脱自在の外部メモリであり、例えば、電池でバ
ツクアツプする８キロバイトのRAMカードを用
いる。
次に、本発明電子機器の内部メモリおよび外部
メモリに対するアドレスの割当てを第２図を用い
て説明する。第２図１ないし４は第１図示の電子
機器の内部メモリIROMおよびIRAM、および外
部メモリMEM１およびMEM２のアドレスマツ
プを示し、ここで、内部メモリIROMおよび
IRAMの記憶領域を、それぞれ、6000H〜
7FFFH番地および0H〜1FFFH番地に割り当て
る。
外部メモリを本発明電子機器に接続装置CON
１およびCON２を介して第２図２，３および４
に示す３種類の組合わせで接続した場合のアドレ
スの割り当てについて述べる。
まず、接続装置CON１には外部メモリMEM１
を接続せず、接続装置CON２に外部メモリMEM
２としてRAMカードを接続した場合、第２図２
に示すように、制御ユニツトCPUは外部メモリ
MEM１がないことを検知し、外部メモリMEM
２に対してIRAMのメモリ領域のアドレスに連続
する2000H〜3FFFH番地のアドレスを割り当て
る。
次に、接続装置CON１に外部メモリMEM１と
してRAMチツプおよび接続装置COM２に外部
メモリMEM２としてRAMカードを接続し、キ
ーボードKBD上のスイツチSWをRAM側にセツ
トした場合、制御ユニツトCPUはスイツチSWが
RAM側にセツトされていることを検知し、第２
図３に示すように、制御ユニツトCPUは外部メ
モリMEM１およびMEM２に、それぞれ、
2000H〜3FFFH番地、および4000H〜5FFFH番
地のアドレスを割り当てる。
次に、接続装置CON１に外部メモリMEM１と
してROMチツプ、接続装置CON２に外部メモリ
MEM２としてRAMカードを接続し、キーボー
ドKBD上のスイツチSWをROM側にセツトした
場合、第２図４に示すように、制御ユニツト
CPUはスイツチSWがROM側にセツトされてい
ることをを検知し、外部メモリMEM１および
MEM２に、それぞれ、4000H〜5FFFH番地およ
び2000H〜3FFFH番地のアドレスを割り当てる。
本実施例によれば外部メモリ接続装置CON１
にROMチツプが接続されているか、または、
RAMチツプが接続されているか、あるいは外部
メモリの接続の有無によつて、外部メモリMEM
１およびMEM２に対しアドレスを割り当てるよ
うにしたので、RAMの領域を連続して割り当て
ることができ、さらに、着脱頻度の少ない接続装
置CON１にRAMチツプを接続した場合に、接続
装置CON２に接続したRAMカードより優先的に
内部メモリIRAMに連続したアドレスが割り当て
られるので、操作者によるプログラミング等に際
し、アドレス空間の考え方を容易にし、利用しや
すくなる効果が得られる。
効 果 以上説明してきたように、本発明によれば、複
数の外部メモリを接続可能な接続装置の各接続位
置のうち、どの位置に外部メモリが接続されてい
るか、およびどのような外部メモリが接続されて
いるかに応じて、接続されている外部メモリにア
ドレスを割り付けるようにするとともに、接続さ
れる外部メモリにRAMが含まれる場合は、外部
RAMに内部RAMと連続するアドレスを割り当
てるようにしたので、プログラミングの時など
に、アドレス空間の取り扱いが容易になるという
効果が得られる。
【図面の簡単な説明】
第１図は本発明電子機器の構成の一例を示すブ
ロツク図、第２図１〜４は本発明電子機器の外部
メモリを接続した場合のアドレスマツプを示す図
である。 KBD…キーボード、αN…アルフアニユーメリ
ツクキー群、SW…ROM／RAM選択スイツチ、
CPU…制御ユニツト、DISP…表示装置、
IROM，IRAM…内部メモリ、BROM，BRAM
…バス、CON１，CON２…外部メモリ接続装
置、MEM１，MEM２…外部メモリ。

Claims (1)

  1. 【特許請求の範囲】 １ 内部記憶手段として内部ROMおよび内部
    RAMを有し、外部記憶手段として外部ROMま
    たは外部RAMを接続して動作可能な電子機器で
    あつて、前記外部ROMと外部RAMとを共通に、
    着脱自在に接続可能な接続手段と、該接続手段に
    前記外部RAMが接続された場合には、当該外部
    RAMに、前記内部RAMのアドレスに連続した
    アドレスを設定するアドレス設定手段とを具備し
    たことを特徴とする電子機器。 ２ 前記接続手段に複数の外部RAMが接続され
    た時に、当該複数の外部RAMに対して、前記接
    続手段上での各RAMの位置に応じてアドレスを
    設定するように、前記アドレス設定手段を制御す
    る制御手段を有することを特徴とする特許請求の
    範囲第１項記載の電子機器。 ３ 前記接続手段に外部RAMおよび外部ROM
    が少なくとも１つずつ接続されたときには、当該
    外部ROMに対して、前記アドレス設定手段は、
    前記内蔵RAMのアドレスと不連続なアドレスを
    設定することを特徴とする特許請求の範囲第１項
    記載の電子機器。
JP58010589A 1983-01-27 1983-01-27 電子機器 Granted JPS59136861A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP58010589A JPS59136861A (ja) 1983-01-27 1983-01-27 電子機器
US06/572,371 US4718044A (en) 1983-01-27 1984-01-20 Electronic apparatus having plural detachable memories

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58010589A JPS59136861A (ja) 1983-01-27 1983-01-27 電子機器

Publications (2)

Publication Number Publication Date
JPS59136861A JPS59136861A (ja) 1984-08-06
JPH0228178B2 true JPH0228178B2 (ja) 1990-06-21

Family

ID=11754425

Family Applications (1)

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JP58010589A Granted JPS59136861A (ja) 1983-01-27 1983-01-27 電子機器

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JP (1) JPS59136861A (ja)

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US4718044A (en) 1988-01-05
JPS59136861A (ja) 1984-08-06

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