JPH02281619A - Manufacture of insulated gate type transistor - Google Patents
Manufacture of insulated gate type transistorInfo
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000000137 annealing Methods 0.000 claims abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 238000002844 melting Methods 0.000 claims abstract description 24
- 229910052751 metal Inorganic materials 0.000 claims abstract description 24
- 239000002184 metal Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 230000008018 melting Effects 0.000 claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 5
- 230000001681 protective effect Effects 0.000 abstract description 4
- 230000003213 activating effect Effects 0.000 abstract description 2
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- 239000003870 refractory metal Substances 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は絶縁ゲート型トランジスタ（以下、ＭＩｓ形ト
ランジスタという。）の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing an insulated gate transistor (hereinafter referred to as an MIs transistor).
［従来の技術］
近年、高速動作や信頼性の観点から、ポリシリコン／高
融点金属の２層ゲート電極構造を用いたＭＩＳ型トラン
ジスタの研究開発が進められている。[Prior Art] In recent years, from the viewpoint of high-speed operation and reliability, research and development of MIS transistors using a two-layer gate electrode structure of polysilicon/refractory metal has been progressing.
［解決しようとする課題］
しかしながら、上記ポリシリコン／高融点金属の２層ゲ
ート電極構造を有したＭＩＳ型トランジスタでは、イオ
ン注入により形成されたソースおよびドレイン拡散層の
活性化を行うときの高温アニールにより、ポリシリコン
と高融点金属との間で急激なシリサイド反応が生じ、っ
ぎのような問題が生じていた。[Problems to be Solved] However, in the MIS transistor having the above-mentioned two-layer gate electrode structure of polysilicon/refractory metal, high-temperature annealing is required when activating the source and drain diffusion layers formed by ion implantation. As a result, a rapid silicide reaction occurs between the polysilicon and the high-melting point metal, causing problems such as those mentioned above.
（１）急激なシリサイド反応にともなう応力等により、
ゲート電極と下地のゲート絶縁層との密着不良等が生じ
、信頼性が低下する。(1) Due to stress etc. due to rapid silicide reaction,
Poor adhesion between the gate electrode and the underlying gate insulating layer may occur, reducing reliability.
（２）高融点金属の大部分がシリサイド化して、高融点
金属が本来有していた低抵抗性が失われ、高速動作が達
成できなくなる。(2) Most of the high melting point metal becomes silicide, and the low resistance that the high melting point metal originally had is lost, making it impossible to achieve high-speed operation.
本発明の第１の目的は、ポリシリコンと高融点金属との
急激なシリサイド反応を抑制し、信頼性に優れたＭＩＳ
型トランジスタの製造方法を得ることである。The first object of the present invention is to suppress the rapid silicide reaction between polysilicon and a high-melting point metal, and to provide an MIS with excellent reliability.
An object of the present invention is to obtain a method for manufacturing a type transistor.
本発明の第２の目的は、高速動作が可能ＭＩＳ型トラン
ジスタの製造方法を得ることである。A second object of the present invention is to provide a method for manufacturing an MIS transistor capable of high-speed operation.
［課題を解決するための手段］
本発明は、ポリシリコン／高融点金属の２層ゲート電極
構造を有したＦｖｉ ｏ ｓ型トランジスタの製造方法
において、ポリシリコンと高融点金属とをトロ互拡散さ
せるために比較的低温でアニール処理を行い、その後、
不純物のイオン注入により形成されたソースおよびドレ
イン拡散層を活性化するためのフラッシュランプアニー
ル等を用いた高温アニール処理を行うものである。[Means for Solving the Problems] The present invention provides a method for manufacturing an Fvios type transistor having a two-layer gate electrode structure of polysilicon/high melting point metal, in which polysilicon and high melting point metal are tro-interdiffused. For this purpose, annealing is performed at a relatively low temperature, and then
A high-temperature annealing process using flash lamp annealing or the like is performed to activate the source and drain diffusion layers formed by impurity ion implantation.
［実施例］
以下、本発明の一実施例を、第１図〜第５図に示した製
造工程に基いて説明する。[Example] Hereinafter, an example of the present invention will be described based on the manufacturing process shown in FIGS. 1 to 5.
第１図〜第５図において、１はシリコン基板であり、Ｐ
型またはＮ型の不純物がドーピングされている。In FIGS. 1 to 5, 1 is a silicon substrate, and P
Doped with type or N type impurities.
２はゲート絶縁層であり、酸化シリコンを用いて形成さ
れている。2 is a gate insulating layer, which is formed using silicon oxide.
３はフィールド絶縁層であり、酸化シリコンを用いて形
成されている。3 is a field insulating layer, which is formed using silicon oxide.
４ａはポリシリコン層であり、上記ゲート絶縁層２上に
形成されている。A polysilicon layer 4a is formed on the gate insulating layer 2.
４ｂは高融点金属層であり、上記ポリシリコン層４ａ上
に形成されている。4b is a high melting point metal layer, which is formed on the polysilicon layer 4a.
４ｃは相互拡散層であり、アニール処理により上記ポリ
シリコン層４ａおよび高融点金属層４ｂとが相互拡散し
た層である。4c is an interdiffusion layer, which is a layer in which the polysilicon layer 4a and the high melting point metal layer 4b are interdiffused by annealing treatment.
４はゲート電極であり、上記ポリシリコン層４ａ、高融
点金属層４ｂおよび相互拡散層４ｃにより構成されてい
る。Reference numeral 4 denotes a gate electrode, which is composed of the polysilicon layer 4a, the high melting point metal layer 4b, and the interdiffusion layer 4c.
５は拡散層であり、不純物のイオン注入により形成され
、ソースおよびドレインを形成するものである。A diffusion layer 5 is formed by implanting impurity ions, and forms a source and a drain.
６は保護絶縁層であり、酸化シリコンを用いて形成され
ている。6 is a protective insulating layer, which is formed using silicon oxide.
７は配線であり、ソースおよびドレインとなる拡散層５
に接続されている。7 is a wiring, and a diffusion layer 5 serves as a source and a drain.
It is connected to the.
つぎに、本実施例の製造方法について説明を行う。なお
、以下の説明における（Ａ）〜（Ｅ）は、第１図〜第５
図にそれぞれ対応している。Next, the manufacturing method of this example will be explained. Note that (A) to (E) in the following explanation refer to figures 1 to 5.
Each corresponds to the figure.
（Ａ）シリコン基板１表面に、ゲート絶縁層２およびフ
ィールド絶縁層３を形成する。(A) A gate insulating layer 2 and a field insulating layer 3 are formed on the surface of a silicon substrate 1.
続いて、ポリシリコン層４ａを堆積しく厚さ８０（ｎｍ
））、このポリシリコン層４ａを低抵抗化するために不
純物（例えばＡｓ（ヒ素））をイオン注入する。イオン
注入における加速電圧は４０（ｋＶ）、注入量は１×１
０ （ｃｍ−２）である。Subsequently, a polysilicon layer 4a is deposited to a thickness of 80 (nm).
)) In order to lower the resistance of this polysilicon layer 4a, impurities (for example, As (arsenic)) are ion-implanted. The acceleration voltage for ion implantation was 40 (kV), and the implantation amount was 1×1.
0 (cm-2).
続いて、Ｍｏ（モリブデン）を用いた高融点金属層４ｂ
をスパッタ法により堆積する（厚さ２００（ｎｍ））。Subsequently, a high melting point metal layer 4b using Mo (molybdenum) is formed.
is deposited by sputtering (thickness: 200 (nm)).
（Ｂ）上記ポリシリコン層４ａと上記高融点金属層４ｂ
とを相互拡散させるために、第１のアニール処理を行う
。アニール処理は窒素雰囲気中で２０分間行い、アニー
ル温度は５００度Ｃであ、る。(B) The polysilicon layer 4a and the high melting point metal layer 4b
A first annealing process is performed to cause mutual diffusion between the two. The annealing treatment was performed for 20 minutes in a nitrogen atmosphere, and the annealing temperature was 500 degrees Celsius.
なお、アニール温度は、ポリシリコンと高融点金属とが
ジシリサイド（ｄｉｓｉＬ！ｃｉｄｅ）を生成する温度
よりも低い温度であることが好ましい。高融点金属層４
ｂにＭｏを用いるときには、Ｍ ｏ Ｓ ｉ ２の生成
温度である５２５度Ｃよりも低い温度でアニールするこ
とが好ましい。Note that the annealing temperature is preferably lower than the temperature at which polysilicon and the high-melting point metal form disilicide (disilcide). High melting point metal layer 4
When Mo is used for b, it is preferable to anneal at a temperature lower than 525 degrees Celsius, which is the generation temperature of Mo Si 2 .
続いて、上記ポリシリコン層４ａｓ上記高融点金属層４
ｂおよび上記アニール処理で形成された相互拡散層４ｃ
を選択的に除去して、ゲート電極４を形成する。Subsequently, the polysilicon layer 4as the high melting point metal layer 4
b and the interdiffused layer 4c formed by the above annealing process.
is selectively removed to form the gate electrode 4.
（Ｃ）上記ゲート電極４をマスクとして、Ｎ型またはＰ
型の不純物をイオン注入して、ソースおよびドレインと
なる拡散層５を形成する。(C) Using the gate electrode 4 as a mask, N-type or P-type
A type of impurity is ion-implanted to form a diffusion layer 5 that will become a source and a drain.
（Ｄ）ＣＶＤ法により、酸化シリコンを用いた保護絶縁
層６を形成する。(D) A protective insulating layer 6 using silicon oxide is formed by CVD.
続いて、イオン注入された相互拡散層４ｃの不純物を活
性化するため、第２のアニール処理を行う。アニール処
理はフラッシュランプアニールにより、窒素雰囲気中で
短時間行う。アニール温度は９００度Ｃである。Next, a second annealing process is performed to activate the ion-implanted impurities in the interdiffusion layer 4c. The annealing process is performed for a short time in a nitrogen atmosphere by flash lamp annealing. The annealing temperature is 900 degrees Celsius.
（Ｅ）上記ゲート絶縁層２および保護絶縁層６を選択的
に除去して開口部を形成し、ＡＩ（アルミニウム）を用
いた配線７を上記拡散層５に接続する。(E) The gate insulating layer 2 and the protective insulating layer 6 are selectively removed to form an opening, and a wiring 7 made of AI (aluminum) is connected to the diffusion layer 5.
以上の工程により、第５図に示すようなＭＩＳ型トラン
ジスタが形成される。Through the above steps, a MIS type transistor as shown in FIG. 5 is formed.
なお、第１のアニール処理および第２のアニール処理を
行う時期は上記実施例に限るものではない。第１のアニ
ール処理をポリシリコン層および高融点金属層の堆積以
後に行い、かつ、第２のアニール処理を第１のアニール
処理以後かつ拡散層を形成するための不純物のイオン注
入以後に行うものであればよい。Note that the timing of performing the first annealing treatment and the second annealing treatment is not limited to the above embodiment. The first annealing treatment is performed after the deposition of the polysilicon layer and the refractory metal layer, and the second annealing treatment is performed after the first annealing treatment and after the ion implantation of impurities for forming the diffusion layer. That's fine.
［効果］
本発明では、第１のアニール処理によりポリシリコン層
と高融点金属層との相互拡散層が予め形成されているた
め、第２のアニール処理の際にポリシリコン層と高融点
金属層との急激な反応が和らげられる。そのために、ゲ
ート電極と下地のゲート絶縁層との密着不良が改善され
、信頼性が向上する。[Effect] In the present invention, since the interdiffusion layer between the polysilicon layer and the high melting point metal layer is formed in advance in the first annealing process, the polysilicon layer and the high melting point metal layer are formed in the second annealing process. The sudden reaction to this will be softened. Therefore, poor adhesion between the gate electrode and the underlying gate insulating layer is improved, and reliability is improved.
また、第２のアニール処理をフラッシュランプアニール
で行うことによりシリサイドの生成が緩和されるため、
高融点金属層の大部分がシリサイド化されるようなこと
がなくなる。そのため、ＭＩｓ型トランジスタの高速動
作が確保される。In addition, by performing the second annealing process with flash lamp annealing, the generation of silicide is alleviated.
Most of the high melting point metal layer will not be turned into silicide. Therefore, high-speed operation of the MIs type transistor is ensured.
第１図〜第５図は本発明における製造工程の一実施例を
示した断面図である。
１・・・・・・シリコン基板
２・・・・・・ゲート絶縁層
４・・・・・・ゲート電極
４ａ・・・ポリシリコン層
４ｂ・・・高融点金属層
４Ｃ・・・相互拡散層
５・・・・・・拡散層
第１図
第２図
たｌ−電接
以上1 to 5 are cross-sectional views showing one embodiment of the manufacturing process in the present invention. 1...Silicon substrate 2...Gate insulating layer 4...Gate electrode 4a...Polysilicon layer 4b...High melting point metal layer 4C...Interdiffusion layer 5... Diffusion layer Figure 1 Figure 2 L-electrical contact or higher
Claims (2)
リシリコン層を形成し、このポリシリコン層上に高融点
金属層を形成する第１の工程と、上記ポリシリコン層お
よび上記高融点金属層を選択的に除去して、ポリシリコ
ン層および高融点金属層からなるゲート電極を形成する
第２の工程と、 上記シリコン基板に不純物をイオン注入して、ソースお
よびドレインとなる拡散層を形成する第３の工程と からなる絶縁ゲート型トランジスタの製造方法において
、 上記第１の工程以後、上記ポリシリコン層と上記高融点
金属層とを相互拡散させる第１のアニール処理を行う第
１のアニール処理工程と、 上記第１のアニール処理工程以後かつ上記第３の工程以
後、上記第１のアニール処理におけるアニール温度以上
の温度で上記拡散層の不純物を活性化する第２のアニー
ル処理を行う第２のアニール処理工程と を設けたことを特徴とする絶縁ゲート型トランジスタの
製造方法。(1) A first step of forming a polysilicon layer on a gate insulating layer formed on a silicon substrate and forming a high melting point metal layer on the polysilicon layer, and forming the polysilicon layer and the high melting point metal layer. A second step of selectively removing layers to form a gate electrode made of a polysilicon layer and a high melting point metal layer, and ion-implanting impurities into the silicon substrate to form diffusion layers that will become sources and drains. In the method for manufacturing an insulated gate transistor, the method for manufacturing an insulated gate transistor includes, after the first step, a first annealing treatment for mutually diffusing the polysilicon layer and the high melting point metal layer. a treatment step, and after the first annealing treatment step and after the third step, a second annealing treatment is performed to activate impurities in the diffusion layer at a temperature higher than the annealing temperature in the first annealing treatment. 2. A method for manufacturing an insulated gate transistor, comprising the steps of: 2.
ールにより行われることを特徴とする請求項１記載の絶
縁ゲート型トランジスタの製造方法。(2) The method for manufacturing an insulated gate transistor according to claim 1, wherein the second annealing treatment is performed by flash lamp annealing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102773A JPH0770498B2 (en) | 1989-04-21 | 1989-04-21 | Method for manufacturing insulated gate transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102773A JPH0770498B2 (en) | 1989-04-21 | 1989-04-21 | Method for manufacturing insulated gate transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02281619A true JPH02281619A (en) | 1990-11-19 |
| JPH0770498B2 JPH0770498B2 (en) | 1995-07-31 |
Family
ID=14336478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1102773A Expired - Fee Related JPH0770498B2 (en) | 1989-04-21 | 1989-04-21 | Method for manufacturing insulated gate transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770498B2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208717A (en) * | 1983-05-12 | 1984-11-27 | Matsushita Electric Ind Co Ltd | Infrared annealing apparatus |
| JPS6194370A (en) * | 1984-10-16 | 1986-05-13 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS6255928A (en) * | 1985-09-05 | 1987-03-11 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1989
- 1989-04-21 JP JP1102773A patent/JPH0770498B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208717A (en) * | 1983-05-12 | 1984-11-27 | Matsushita Electric Ind Co Ltd | Infrared annealing apparatus |
| JPS6194370A (en) * | 1984-10-16 | 1986-05-13 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS6255928A (en) * | 1985-09-05 | 1987-03-11 | Fujitsu Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770498B2 (en) | 1995-07-31 |
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