JPS60119780A - Manufacture of mis semiconductor device - Google Patents
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
Description
【発明の詳細な説明】
［技術分野］
本発明は、ソース・ドレインに金属シリサイドを有する
高融点金属ゲートＭ Ｉ Ｓ （Ｍｅｔａｌ Ｉｎ５ｕ
ｌａ−ｔｏｒ Ｓ ｅｍｉｃｏｎｄｕｃｔｏｒ）デバイ
スおよびその製造方法に関する。Detailed Description of the Invention [Technical Field] The present invention relates to a high melting point metal gate MIS (Metal In5U) having metal silicide in the source and drain.
The present invention relates to a la-tor semiconductor device and a manufacturing method thereof.
［背景技術］
ＭＩＳデバイスの高速化・高集積化によって生じるソー
ス・ドレインの短チヤネル効果を改善する一方策として
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造が知られている。また、ソース・ドレイン拡散
層のシリサイド化ならびにグー１〜電極のシリサイド化
が抵抗低減のために行なわれている（日経エレクトロニ
クス別冊マイクロデバイセズｐ８３およびｐ１２０）。[Background Art] LDD (Lightly Doped Drai
n) The structure is known. In addition, silicidation of the source/drain diffusion layer and silicide of the electrodes are carried out to reduce resistance (Nikkei Electronics Special Issue Micro Devices, p83 and p120).
この種ＭＩＳデバイスの考えられる一例として第１図に
ＮチャネルＭＯ８（ＭｅｔａｌＯｘｉｄｅ Ｓ ｅｍｉ
ｃｏｎｄｕｃｔｏｒ） Ｆ Ｅ Ｔの断面を示す。図に
おいて符号１ａはＰ型シリコン半導体基板を示し、符号
２ａは厚い５ｉ０２酸化膜である。ＳｉＯ２酸化膜２ａ
によって囲まれた素子の活性領域内には、ソース・ドレ
イン拡散層である深いＮ＋拡散層３ａと浅いＮ−拡散層
４ａとによるＬＤＤ構造の拡散層が形成されている。こ
れら拡散層３ａ、４ａ間の半導体基板ｌａ上にはゲート
酸化膜５ａを介してたとえばドープドポリシリコンのゲ
ート電極６ａが形成され、かつ、ゲート電極６ａの側面
にはＳ ｉ ０２等より成るサイドウオール７ａが形成
されている。このあと、全面にＰＬを蒸着し熱処理を行
って、ソース・ドレインのＮ÷拡散層３ａ上部のシリサ
イド化、ならびに、グー１−電極６ａ上部のシリサイド
化を自己整合的に行う。As a possible example of this type of MIS device, an N-channel MO8 (MetalOxide Semi
conductor) FET. In the figure, reference numeral 1a indicates a P-type silicon semiconductor substrate, and reference numeral 2a indicates a thick 5i02 oxide film. SiO2 oxide film 2a
In the active region of the element surrounded by , an LDD structure diffusion layer is formed of a deep N+ diffusion layer 3a and a shallow N- diffusion layer 4a, which are source/drain diffusion layers. A gate electrode 6a made of, for example, doped polysilicon is formed on the semiconductor substrate la between these diffusion layers 3a and 4a via a gate oxide film 5a, and a side surface made of Si 02 or the like is formed on the side surface of the gate electrode 6a. A wall 7a is formed. Thereafter, PL is deposited on the entire surface and heat treated to silicide the upper part of the source/drain N/diffusion layer 3a and silicide the upper part of the goo 1-electrode 6a in a self-aligned manner.
ところで、さらに低抵抗を意図するとともにＭＯＳＦＥ
Ｔの電気的特性を改善するためにゲート電極６ａをモリ
ブデン（Ｍｏ）あるいはタングステン（Ｗ）等の高融点
金属で形成することが考えられる。By the way, with the intention of lower resistance, MOSFE
In order to improve the electrical characteristics of T, it is conceivable to form the gate electrode 6a with a high melting point metal such as molybdenum (Mo) or tungsten (W).
しかしながら、本発明者の検討によればこのような製造
方法においては以下の問題点がある。すなわち、第１に
、サイドウオール７ａを制御性よく形成することが困難
である。このため、ＬＤＤ構造の拡散長のバラツキやシ
リコン層のオーバエッチという問題が生じていた。また
、第２に、高融点金属の周囲に形成されるサイドウオー
ル７ａがこの金属に対して悪影響を及ぼしていた。たと
えば、サイドウオール７ａに５ｉ０２膜を形成する場合
の酸化による影響やＳｉ３Ｎ、ｃ膜を形成する場合のア
ンモニアによる影響等である。However, according to studies by the present inventors, such a manufacturing method has the following problems. That is, firstly, it is difficult to form the sidewall 7a with good controllability. This has caused problems such as variations in the diffusion length of the LDD structure and overetching of the silicon layer. Secondly, the sidewall 7a formed around the high-melting point metal had an adverse effect on this metal. For example, there is an effect due to oxidation when forming a 5i02 film on the sidewall 7a, an effect due to ammonia when forming a Si3N, c film, etc.
［発明の目的］
本発明の目的は、サイドウオールを形成することなく、
製造プロセスが簡単で、かつ、制御性のよい技術を提供
することにある。[Object of the invention] The object of the present invention is to
The objective is to provide a technology with a simple manufacturing process and good controllability.
本発明の他の目的は、ＬＤＤ構造を有し、かつ、ゲート
電極である高融点金属に対する製造プロセス上の悪影響
を排除した製造方法を提供するものである。Another object of the present invention is to provide a manufacturing method that has an LDD structure and eliminates adverse effects on the high melting point metal that is the gate electrode during the manufacturing process.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel features of the present invention include:
It will become clear from the description of this specification and the accompanying drawings.
［発明の概要］
本願ではゲート電極が高融点金属からなり、しかもソー
ス・ドレイン上に金属シリサイドを有するＭＩＳ型半導
体装置の技術が開示されるが、その代表的なものの概要
を簡単に説明すれば、下記のとおりである。[Summary of the Invention] This application discloses a technology for an MIS type semiconductor device in which the gate electrode is made of a high-melting point metal and has metal silicide on the source and drain. , as follows.
すなわち、高融点金属ゲート電秘を、その上部に形成さ
れるマスクの幅よりも狭くサイドエツチングして形成し
、その後シリサイド化のための金属のうちマスク上部の
金属をリフトオフしているので、サイドウオールを形成
することなくＬＤＤ構造を形成できるとともに高融点金
属ゲー１へ電極への製造プロセス上の悪影響がなく、簡
単な製造プロセスで、かつ、制御性のよい技術を達成す
るものである。That is, the high melting point metal gate electrode is formed by side etching to be narrower than the width of the mask formed on the top, and then the metal on the top of the mask is lifted off among the metals for silicidation. It is possible to form an LDD structure without forming a wall, and there is no adverse effect on the electrode manufacturing process of the high melting point metal gate 1, thereby achieving a technology with a simple manufacturing process and good controllability.
［実施例］
以下本発明の半導体装置の製造方法の一実施例を第２図
から第４図を参照して説明する。[Example] An example of the method for manufacturing a semiconductor device of the present invention will be described below with reference to FIGS. 2 to 4.
第２図から第４図は本発明をＮチャネルＭＯ８ＦＥＴに
適用した場合の製造プロセスを順次説明するためのもの
である。図において、Ｐ型シリコン半導体基板１には素
子の活性領域を規定するための比較的厚いＳｉＯ□酸化
膜２が周知の方法によって形成されている。FIGS. 2 to 4 are for sequentially explaining the manufacturing process when the present invention is applied to an N-channel MO8FET. In the figure, a relatively thick SiO□ oxide film 2 for defining the active region of the device is formed on a P-type silicon semiconductor substrate 1 by a well-known method.
つぎに、ＮチャネルＭＯ８ＦＥＴのゲート絶縁膜を形成
するために露出した基板１の表面を熱酸化し、しきい値
電圧制御のためのイオン打込みを活性領域に行う。その
後、高融点金属であるＭ。Next, the exposed surface of the substrate 1 is thermally oxidized to form a gate insulating film of the N-channel MO8FET, and ions are implanted into the active region to control the threshold voltage. After that, M, which is a high melting point metal.
あるいはＷを堆積して所定形状のゲート電極を得るため
のマスク形成を行う。このマスク形成によるマスクとし
ては、ホトレジスト膜あるいはリンシリケートグラス膜
を用いることができる。Alternatively, a mask is formed by depositing W to obtain a gate electrode of a predetermined shape. As a mask for this mask formation, a photoresist film or a phosphosilicate glass film can be used.
第２図において符号５はこのようにして形成されたマス
クを示す。マスク５を介して高融点金属ゲート電極４を
加工するのであるが、この際、ゲート電極４の幅はマス
ク５の幅よりも狭くなるようにサイドエツチングを行う
。符号３は５ｉ０２ゲート酸化膜である。In FIG. 2, reference numeral 5 indicates a mask formed in this manner. The high melting point metal gate electrode 4 is processed through the mask 5, and at this time side etching is performed so that the width of the gate electrode 4 is narrower than the width of the mask 5. Reference numeral 3 is a 5i02 gate oxide film.
マスク５を介して、ＬＤＤ構造を形成する第１の深い拡
散層６を形成するためのイオン打込みを行う。イオンと
してリン（Ｐ）あるいはヒ素（Ａｓ）１打込みＮ＋拡散
層６を形成する。このＮ＋拡散層６は図示するように、
マスク５のひさしの下方には打込まれずに、後述するよ
うに第２の拡散層が打込まれる領域を確保していわゆる
オフセット構造がサイドウオールなしに形成できる。Ion implantation is performed through a mask 5 to form a first deep diffusion layer 6 forming an LDD structure. An N+ diffusion layer 6 is formed by implanting phosphorus (P) or arsenic (As) as ions. As shown in the figure, this N+ diffusion layer 6 is
A so-called offset structure can be formed without a sidewall by ensuring a region where the second diffusion layer is implanted, as will be described later, without implanting it under the eaves of the mask 5.
つぎに第３図において全面にＰ ｔ ＋ Ｍ ｏ ｅ
Ｗ等の金属７を蒸着する。金属蒸着のカバレッジが比較
的悪く、マスク５の下方・ならびにゲート電極４側面に
は金属が被着しない。つぎにホトレジスト膜あるいはリ
ンシリケートグラスのマスク５を除去すると、このマス
ク５上の金属７も同時にリフトオフされる。この状態で
、ＡｓあるいはＰのイオン打込みを行うと、マスク５が
除去されているので第１の拡散層６とゲート電極４の側
面との間にＮ−拡散層である浅い第２の拡散層８を形成
できる。なお、この時のイオン打込みは金属７のシリサ
イド化後に行うことも可能である。つづいて熱処理を行
うことによって、第１の拡散層６の」二部のみをシリサ
イド化（第４図において符号９で示されている）できる
。Next, in Fig. 3, P t + M o e is applied to the entire surface.
A metal 7 such as W is vapor-deposited. The coverage of metal vapor deposition is relatively poor, and no metal is deposited below the mask 5 or on the side surfaces of the gate electrode 4. Next, when the photoresist film or the phosphosilicate glass mask 5 is removed, the metal 7 on the mask 5 is also lifted off at the same time. When As or P ions are implanted in this state, since the mask 5 has been removed, a shallow second diffusion layer, which is an N- diffusion layer, is formed between the first diffusion layer 6 and the side surface of the gate electrode 4. 8 can be formed. Note that the ion implantation at this time can also be performed after the metal 7 is silicided. By subsequently performing heat treatment, only the second portion of the first diffusion layer 6 can be silicided (indicated by reference numeral 9 in FIG. 4).
シリサイド化された領域９からの引出し電極、つまり第
１層目の配線としでは、蒸着されてシリサイド化してい
ない金属７をそのまま用いて、第４図に示すように５ｉ
０２酸化膜２上において第１層目と第２層目とのコンタ
クト用の孔１０を開口してアルミニウムからなる第２層
目の配線（図示しない）を形成することができる。符号
１１はたとえばリンシリケートグラスからなる層間絶縁
膜であり、サイドウオールがないため、この層間絶縁膜
１１は第２の拡散層８の上部に直接接している。なお、
シリサイド化していない金属７を除去して従来のように
シリサイド化された領域９から直接電極を引出すことも
可能である。For the extraction electrode from the silicided region 9, that is, the first layer wiring, the vapor-deposited metal 7 that has not been silicided is used as it is, and as shown in FIG.
A hole 10 for contacting the first layer and the second layer is opened on the 02 oxide film 2 to form a second layer wiring (not shown) made of aluminum. Reference numeral 11 is an interlayer insulating film made of, for example, phosphosilicate glass, and since there is no sidewall, this interlayer insulating film 11 is in direct contact with the upper part of the second diffusion layer 8 . In addition,
It is also possible to remove the unsilicided metal 7 and lead out the electrode directly from the silicided region 9 as in the conventional manner.
以上説明したように、サイドウオールを形成しないで、
簡単なリフトオフ工程によってＬＤＤ構造を形成できる
のでゲート電極４の高融点金属に対する酸化あるいはア
ンモニアによる影響を与える工程が減ることが理解でき
る。As explained above, without forming sidewalls,
It can be seen that since the LDD structure can be formed by a simple lift-off process, the number of processes in which the high melting point metal of the gate electrode 4 is affected by oxidation or ammonia is reduced.
［効果］
（１）ソースおよびドレインを浅い第１の拡散層と深い
第２の拡散層とによって形成し、しかも第１層目の配線
と第２層目の配線との間の層間絶縁膜を第１の拡散層の
上部に接した構造としているので、ゲート電極として高
融点金属を用いてもこれに対する製造プロセス中の悪影
響が減り、それによりゲート電極ならびにソース・ドレ
イン直列抵抗が小さく電気的特性の伝達コンダクタンス
が大きな高速のＭＩＳデバイスを実現できるとともに、
ホットキャリアの問題を°も解決できるという効果が得
られる。[Effects] (1) The source and drain are formed by a shallow first diffusion layer and a deep second diffusion layer, and an interlayer insulating film is formed between the first layer wiring and the second layer wiring. Since the structure is in contact with the upper part of the first diffusion layer, even if a high melting point metal is used as the gate electrode, the adverse effects of this during the manufacturing process are reduced, and the series resistance of the gate electrode and source/drain is small, resulting in electrical characteristics. It is possible to realize a high-speed MIS device with a large transfer conductance, and
This has the effect of solving the problem of hot carriers.
（２）サイドウオールの形成を行わずに、ゲート電極幅
よりも広いマスクを用いたリフトオフによってＬＤＤ構
造を形成しているので、制御性がよく、かつ、簡単なプ
ロセスによって製造できるという効果が得られる。(2) Since the LDD structure is formed by lift-off using a mask wider than the gate electrode width without forming sidewalls, the advantage is that it has good controllability and can be manufactured using a simple process. It will be done.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえばマスク５とし
て他の材料を用いてもよい。また、５ｉ０２膜２上にシ
リサイド化されずに残った金属７を除去してもよい。こ
のときシリサイド層９とのエツチングの選択比を利用す
ればよい。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor. For example, other materials may be used for the mask 5. Further, the metal 7 remaining on the 5i02 film 2 without being silicided may be removed. At this time, the etching selectivity with respect to the silicide layer 9 may be utilized.
［利用分野］
本発明は、メタルゲート化と拡散層のシリサイド化の両
者を行ったショートチャネルＭＩＳデバイス全般に適用
でき、たとえば、ＭＯＳＦＥＴあるいは大規模集積回路
に用いて好適である。[Field of Application] The present invention is applicable to all short channel MIS devices in which both metal gates and diffusion layers are silicided, and is suitable for use in, for example, MOSFETs or large-scale integrated circuits.
第１図は、サイドウオールによって形成するＬＤＤ構造
ならびにシリサイド化を示すための断面図、
第２図から第４図は、本発明の半導体装置の製造方法に
よる、ＬＤＤ構造の形成ならびにゲート電極のメタル化
と拡散層のシリサイド化を説明するための製造プロセス
断面図である。
１・・・半導体基板、２・・・５ｉ０２酸化膜、３・・
・ゲート酸化膜、４・・・金属ゲート電極、５・・・マ
スク、６・・・第１の拡散層、７・・・金属、８・・・
第２の拡散層、９・・・シリサイド化領域、１０・・・
コンタクト用の孔、１１−・・・層間絶縁膜。
第 １ 図
第 ２ 図
第 ３ 図
第 ４ 図FIG. 1 is a cross-sectional view showing the LDD structure formed by sidewalls and silicidation, and FIGS. 2 to 4 show the formation of the LDD structure and the gate electrode metallization by the method of manufacturing a semiconductor device of the present invention. FIG. 3 is a cross-sectional view of the manufacturing process for explaining the silicide formation and the silicide formation of the diffusion layer. 1... Semiconductor substrate, 2... 5i02 oxide film, 3...
- Gate oxide film, 4... Metal gate electrode, 5... Mask, 6... First diffusion layer, 7... Metal, 8...
Second diffusion layer, 9... Silicided region, 10...
Hole for contact, 11-... interlayer insulating film. Figure 1 Figure 2 Figure 3 Figure 4
Claims (1)
よびドレインが、浅い第１の拡散層と深い第２の拡散層
とからなり、第２の拡散層の表面部分に金属シリサイド
を有し、さらに、各素子間を相互接続するための配線が
多層構造であり、第１層目の配線と第２層目の配線との
間の層間絶縁膜が前記第１の拡散層の上部に接している
ことを特徴とするＭＩＳ型半導体装置。 ２、高融点金属からなるゲート電極をその上部に形成さ
れたマスクの幅よりも狭くサイドエツチングし、前記マ
スクを介して深い第１の拡散層を形成し、つぎに金属を
蒸着して、前記マスクを、その上部に蒸着された前記金
属とともに除去し、浅い第２の拡散層を形成した後、前
記第１の拡散層上の前記金属をシリサイド化し、もって
金属ゲート電極を有し、かつ、拡散層のシリサイド化を
行うことを特徴とする半導体装置の製造方法。 ３、前記マスクがホトレジスト膜であることを特徴とす
る特許請求の範囲第２項記載の半導体装置の製造方法。 ４、前記マスクがリンシリケートグラス膜であることを
特徴とする特許請求の範囲第２項記載の半導体装置の製
造方法。 ５、前記第１および第２の各拡散層をイオン打込み法に
よって形成することを特徴とする特許請求の範囲第２項
〜第４項のいずれかに記載の半導体装置の製造方法。[Claims] 1. The gate electrode is made of a high melting point metal, and the source and drain are made of a shallow first diffusion layer and a deep second diffusion layer, and the surface portion of the second diffusion layer is made of metal. Furthermore, the wiring for interconnecting each element has a multilayer structure, and the interlayer insulating film between the first layer wiring and the second layer wiring is the first diffusion layer. An MIS type semiconductor device, characterized in that it is in contact with the upper part of the MIS type semiconductor device. 2. Side-etch a gate electrode made of a high-melting point metal to be narrower than the width of a mask formed on top of the gate electrode, form a deep first diffusion layer through the mask, and then evaporate metal to form a deep first diffusion layer. After removing the mask together with the metal deposited on top of the mask and forming a shallow second diffusion layer, the metal on the first diffusion layer is silicided, thereby having a metal gate electrode, and A method for manufacturing a semiconductor device, characterized by siliciding a diffusion layer. 3. The method of manufacturing a semiconductor device according to claim 2, wherein the mask is a photoresist film. 4. The method of manufacturing a semiconductor device according to claim 2, wherein the mask is a phosphosilicate glass film. 5. The method of manufacturing a semiconductor device according to any one of claims 2 to 4, wherein each of the first and second diffusion layers is formed by an ion implantation method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22683483A JPS60119780A (en) | 1983-12-02 | 1983-12-02 | Manufacture of mis semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22683483A JPS60119780A (en) | 1983-12-02 | 1983-12-02 | Manufacture of mis semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60119780A true JPS60119780A (en) | 1985-06-27 |
Family
ID=16851298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22683483A Pending JPS60119780A (en) | 1983-12-02 | 1983-12-02 | Manufacture of mis semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119780A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194294B1 (en) | 1998-12-22 | 2001-02-27 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
-
1983
- 1983-12-02 JP JP22683483A patent/JPS60119780A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194294B1 (en) | 1998-12-22 | 2001-02-27 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
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