JPH02280697A - パルスモータ用の速度指令装置 - Google Patents
パルスモータ用の速度指令装置Info
- Publication number
- JPH02280697A JPH02280697A JP10137189A JP10137189A JPH02280697A JP H02280697 A JPH02280697 A JP H02280697A JP 10137189 A JP10137189 A JP 10137189A JP 10137189 A JP10137189 A JP 10137189A JP H02280697 A JPH02280697 A JP H02280697A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- output
- outputs
- setting data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000003786 synthesis reaction Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 2
- 230000002194 synthesizing effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000007599 discharging Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Control Of Stepping Motors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は所定のパルス払い出し周期内で出力するパルス
数を制御して速度指令を行うパルスモータ用の速度指令
装置に関する。
数を制御して速度指令を行うパルスモータ用の速度指令
装置に関する。
［従来の技術］
第４図はこの種のパルスモータ用の速度指令装置の従来
例を示す構成図、第５図は第４図の従来例の動作を示す
タイミングチャートである。
例を示す構成図、第５図は第４図の従来例の動作を示す
タイミングチャートである。
中央演算処理装置５０（以降、ＣＰＵ５０と記す）はパ
ルス払い出し終了信号ＥＥ（以降、終了信号ＥＥと記す
）を入力する度に、払い出し周期Ｔ時間内に払い出すパ
ルス数とそのパルスの周期Ｔ、とを演算し、パルス数お
よびパルス周期Ｔ。
ルス払い出し終了信号ＥＥ（以降、終了信号ＥＥと記す
）を入力する度に、払い出し周期Ｔ時間内に払い出すパ
ルス数とそのパルスの周期Ｔ、とを演算し、パルス数お
よびパルス周期Ｔ。
に係るデータＳ Ｓ 、、を出力する。この際、演算に
時間Ｔ２を要する。
時間Ｔ２を要する。
パルス払い出し［ｌ：Ｉｌ路６０は、データＳＳ、Ｏを
入力し、指示されな周期と数のパルスを指示されたタイ
ミングＤＤに合せ、払い出し周期Ｔ時間内に出力パルス
５Ｓ２ｏとして出力し、出力終了時に終了信号ＥＥをＣ
ＰＵ５０に出力する。
入力し、指示されな周期と数のパルスを指示されたタイ
ミングＤＤに合せ、払い出し周期Ｔ時間内に出力パルス
５Ｓ２ｏとして出力し、出力終了時に終了信号ＥＥをＣ
ＰＵ５０に出力する。
［発明が解決しようとする課題］
上述した従来のパルスモータ用の速度指令装置は、ＣＰ
Ｕ５０が演算したパルス数と１パルス周期データをパル
ス払い出し周期Ｔごとにパルス払い出し回路６０に設定
するため、その設定に要する時間Ｔ２が周期の変動とな
って設定後の最初の１パルスに現われる。このパルス周
期の変動は、パルスモータなど指令パルスに同期して回
転するパルスモータにおいて振動を起こすという欠点が
ある。
Ｕ５０が演算したパルス数と１パルス周期データをパル
ス払い出し周期Ｔごとにパルス払い出し回路６０に設定
するため、その設定に要する時間Ｔ２が周期の変動とな
って設定後の最初の１パルスに現われる。このパルス周
期の変動は、パルスモータなど指令パルスに同期して回
転するパルスモータにおいて振動を起こすという欠点が
ある。
本発明は上記の欠点に鑑み、設定処理に伴うパルス周期
の変動を発生させない速度指令°装置を提供することを
目的とする。
の変動を発生させない速度指令°装置を提供することを
目的とする。
［課題を解決するための手段］
本発明のパルスモータ用の速度指令装置は、第１．第２
のパルスを出力する第１．第２のパルス払い出し回路と
、第１．第２のパルスを合成する出力合成回路と、第１
．第２のパルス払い出し回路を制御する制御回路とから
なるパルスモータ用の速度指令装置であって、 第１のパルス払い出し回路は、与えられた設定データを
一時保持し、７ｊＳ２のパルス払い出し回路から終了信
号を人力するかｉ制御回路の指示かにより、保持してい
た設定データに基づき第１のパルスを所定の数出力し、
出力が完了すると、終了信号を出力し、 第２のパルス払い出し回路は、与えられた設定データを
−・時保持し、第１のパルス払い出し回路が終了信号を
出力すると、保持していた設定データに基づき第２のパ
ルスを所定の数出力し、出力が完了すると、終了信号を
出力し、 制御回路は、第１のパルス払い出し回路に設定データを
保持させ、第１のパルスを出力させ、第１のパルス払い
出し回路か第１のパルスを出力中に、？／！２のパルス
払い出し回路に設定データを保持させ、以後は第１．第
２のパルス払い出し回路が終了信号を出力する毎に、終
了信号を出力した第１．？；２のパルス払い出し回路に
設定データを保持させ、 出力合成回路は、第１．第２のパルスを合成して出力パ
ルスとして出力する。
のパルスを出力する第１．第２のパルス払い出し回路と
、第１．第２のパルスを合成する出力合成回路と、第１
．第２のパルス払い出し回路を制御する制御回路とから
なるパルスモータ用の速度指令装置であって、 第１のパルス払い出し回路は、与えられた設定データを
一時保持し、７ｊＳ２のパルス払い出し回路から終了信
号を人力するかｉ制御回路の指示かにより、保持してい
た設定データに基づき第１のパルスを所定の数出力し、
出力が完了すると、終了信号を出力し、 第２のパルス払い出し回路は、与えられた設定データを
−・時保持し、第１のパルス払い出し回路が終了信号を
出力すると、保持していた設定データに基づき第２のパ
ルスを所定の数出力し、出力が完了すると、終了信号を
出力し、 制御回路は、第１のパルス払い出し回路に設定データを
保持させ、第１のパルスを出力させ、第１のパルス払い
出し回路か第１のパルスを出力中に、？／！２のパルス
払い出し回路に設定データを保持させ、以後は第１．第
２のパルス払い出し回路が終了信号を出力する毎に、終
了信号を出力した第１．？；２のパルス払い出し回路に
設定データを保持させ、 出力合成回路は、第１．第２のパルスを合成して出力パ
ルスとして出力する。
［作用］
第１．第２のパルス払い出し回路は、一方がパルスを出
力している間に、他方は制御回路より出力すべきパルス
の設定データを受けとり、一方かパルスの出力を完了す
ると、直ちに他方がすでに受けとった設定データに基づ
いてパルスを出力し、出力合成回路がこれらのパルスを
合成して出力する。
力している間に、他方は制御回路より出力すべきパルス
の設定データを受けとり、一方かパルスの出力を完了す
ると、直ちに他方がすでに受けとった設定データに基づ
いてパルスを出力し、出力合成回路がこれらのパルスを
合成して出力する。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のパルスモータ用の速度指令装置の一実
施例を示す構成図、第２図は第１図の実施例のパルス払
い出し回路２０．３０をより具体的に示した構成図、第
３図は第１図の動作を示すタイムチャートである。
施例を示す構成図、第２図は第１図の実施例のパルス払
い出し回路２０．３０をより具体的に示した構成図、第
３図は第１図の動作を示すタイムチャートである。
本実施例はＣＰＵｌ０と、パルス払い出し回路２０．３
０と、オア回路４０とから構成されている。
０と、オア回路４０とから構成されている。
ＣＰＵｌ０は、設定データＳＩＯをパルス払い出し回路
２０に与え、制御信号りにより指示して、設定データＳ
、。に基づくパルス出力Ｓ２゜を出力させ、さらにパル
ス払い出し回路３０に設定データを与える。パルス払い
出し回路２０は、所定数のパルス出力Ｓｈｏの出力を完
了すると終了信号Ｅをパルス払い出し回路３０とＣＰＬ
ＩＩＯとに出力する。
２０に与え、制御信号りにより指示して、設定データＳ
、。に基づくパルス出力Ｓ２゜を出力させ、さらにパル
ス払い出し回路３０に設定データを与える。パルス払い
出し回路２０は、所定数のパルス出力Ｓｈｏの出力を完
了すると終了信号Ｅをパルス払い出し回路３０とＣＰＬ
ＩＩＯとに出力する。
パルス払い出し回路３０は終了信号Ｅ１を人力すると、
予め与えられていた設定データに基づき所定のパルスＳ
３０を出力する。一方、ＣＰＵｌ０は終了信号Ｅ１を人
力すると次の設定データをパルス払い出し回路２０に与
える。次に、パルス払い出し回路３０が所定数の出力Ｓ
３゜の出力を完了すると終了信号Ｅ２をパルス払い出し
回路２０とＣＰＵｌ０とに出力し、前記の動作が繰り返
される。オア回路４０はパルス出力Ｓ２゜、Ｓ３゜のオ
アをとり合成されたパルス出力Ｓ４Ｏとして出力する。
予め与えられていた設定データに基づき所定のパルスＳ
３０を出力する。一方、ＣＰＵｌ０は終了信号Ｅ１を人
力すると次の設定データをパルス払い出し回路２０に与
える。次に、パルス払い出し回路３０が所定数の出力Ｓ
３゜の出力を完了すると終了信号Ｅ２をパルス払い出し
回路２０とＣＰＵｌ０とに出力し、前記の動作が繰り返
される。オア回路４０はパルス出力Ｓ２゜、Ｓ３゜のオ
アをとり合成されたパルス出力Ｓ４Ｏとして出力する。
次に７ｊｒＪ２図に基づいて説明する。
パルス払い出し回路２０は、クロック発生回路２１、ク
ロック分周回路２２、パルス出力回路２３、パルス数カ
ウント回路２４、スタート／ストップコントロール回路
２５から構成されている。
ロック分周回路２２、パルス出力回路２３、パルス数カ
ウント回路２４、スタート／ストップコントロール回路
２５から構成されている。
クロック発生回路２１は、所定のクロック信号ＣＬＫを
発振している。クロック分周回路２２は、設定データＳ
、。により指示された周波数になるように、クロック信
号ＣＬＫを分周して分周パルスＣ８Ｉとして出力する。
発振している。クロック分周回路２２は、設定データＳ
、。により指示された周波数になるように、クロック信
号ＣＬＫを分周して分周パルスＣ８Ｉとして出力する。
パルス出力回路２３は停止信号ＳＴ、を受けるまでは、
分周パルス数Ｃ５１をパルス出力Ｓ２゜として出力する
。パルス数カウント回路２４は、パルス出力Ｓ２０をカ
ウントし、設定データＳＩＯで設定されたカウント数に
一致すると終了信号Ｅ、を出力する。
分周パルス数Ｃ５１をパルス出力Ｓ２゜として出力する
。パルス数カウント回路２４は、パルス出力Ｓ２０をカ
ウントし、設定データＳＩＯで設定されたカウント数に
一致すると終了信号Ｅ、を出力する。
パルス払い出し回路３０は、クロック発生回路３１、ク
ロック分周回路３２、パルス出力回路３３、パルス数カ
ウント回路３４、スタート／ストップコントロール回路
３５から構成されている。機能はパルス払い出し回路２
０と同様である。
ロック分周回路３２、パルス出力回路３３、パルス数カ
ウント回路３４、スタート／ストップコントロール回路
３５から構成されている。機能はパルス払い出し回路２
０と同様である。
ＣＰＵｌ０は、イニシャル時パルス払い出し回路２０に
所定の周波数とパルス数を設定データＳ１゜で指示した
後パルス出力Ｓ２０の出力をスタート／ストップコント
ロール回路２５を介して指示する。パルス出力Ｓ２゜の
出力を指示するとともに、パルス払い出し回路３０に所
定の周波数とパルス数を設定データＳＩＯで指示する。
所定の周波数とパルス数を設定データＳ１゜で指示した
後パルス出力Ｓ２０の出力をスタート／ストップコント
ロール回路２５を介して指示する。パルス出力Ｓ２゜の
出力を指示するとともに、パルス払い出し回路３０に所
定の周波数とパルス数を設定データＳＩＯで指示する。
以後は後述のように終了信号Ｅ、、Ｅ２を入力する毎に
、それぞれパルス払い出し回路２０．３０の設定を行う
。
、それぞれパルス払い出し回路２０．３０の設定を行う
。
次に本実施例の動作について第３図を参照して説明する
。
。
時刻ｔ、にパルス払い出し回路２０のパルス出力回路２
３がパルス周期Ｔ、のパルス出力Ｓ２゜を出力し始める
と、このパルス出力Ｓ２０はオア回路４０を介してパル
ス出力Ｓ４゜とじて出力される。
３がパルス周期Ｔ、のパルス出力Ｓ２゜を出力し始める
と、このパルス出力Ｓ２０はオア回路４０を介してパル
ス出力Ｓ４゜とじて出力される。
パルス出力Ｓ４０の１周期丁の間、すなわち時刻１、．
１４間の適宜な期間、本実施例では時刻ｔ１゜ｔ３間に
ＣＰＵ １０はパルス払い出し回路３ｏに対する設定デ
ータＳ、。による設定処理Ｐ２を行う。パルス払い出し
回路２０のパルス数カウント回路２４は、設定データＳ
ＩＯで設定されたパルス数と、パルス出力Ｓ２０のカウ
ント数とが時刻ｔ４に一致すると、終了信号Ｅ１をハイ
レベルにする。終了信号Ｅ１がハイレベルになると、ス
タート／ストップ回路２５はパルス出力回路２３に停止
信号ＳＴ、を出力して、パルス出力Ｓ２０の出力を停止
させる。また、ＣＰＵｌ０はパルス数カウント回路３４
の終了信号Ｅ２をロウレベルにさせ、スタート／ストッ
プ回路３５は停止信号ＳＴ２を停止して、パルス出力回
路３３にパルス出力Ｓ３０を出力させる。したがって、
パルス出力Ｓ３゜はオア回路４０を介してパルス出力Ｓ
４Ｏとして出力され始める。時刻ｊ４＋ ｔＲ間に、Ｃ
ＰＵ１０はパルス払い出し回路２０に対する設定データ
Ｓ１゜による設定処理Ｐ、を行う。時刻ｔ７以降は、時
刻１．．１．間の動作が繰り返される。
１４間の適宜な期間、本実施例では時刻ｔ１゜ｔ３間に
ＣＰＵ １０はパルス払い出し回路３ｏに対する設定デ
ータＳ、。による設定処理Ｐ２を行う。パルス払い出し
回路２０のパルス数カウント回路２４は、設定データＳ
ＩＯで設定されたパルス数と、パルス出力Ｓ２０のカウ
ント数とが時刻ｔ４に一致すると、終了信号Ｅ１をハイ
レベルにする。終了信号Ｅ１がハイレベルになると、ス
タート／ストップ回路２５はパルス出力回路２３に停止
信号ＳＴ、を出力して、パルス出力Ｓ２０の出力を停止
させる。また、ＣＰＵｌ０はパルス数カウント回路３４
の終了信号Ｅ２をロウレベルにさせ、スタート／ストッ
プ回路３５は停止信号ＳＴ２を停止して、パルス出力回
路３３にパルス出力Ｓ３０を出力させる。したがって、
パルス出力Ｓ３゜はオア回路４０を介してパルス出力Ｓ
４Ｏとして出力され始める。時刻ｊ４＋ ｔＲ間に、Ｃ
ＰＵ１０はパルス払い出し回路２０に対する設定データ
Ｓ１゜による設定処理Ｐ、を行う。時刻ｔ７以降は、時
刻１．．１．間の動作が繰り返される。
［発明の効果］
以上説明したように本発明は、第１のパルス払い出し回
路がパルスを出力している間に、第２のパルス払い出し
回路がパルスを出力できるように準備することにより、
データセット処理時間によるパルス周期の変動を抑える
ことができひいては、パルス周期の変動に敏感なパルス
モータドライブにおいて、振動を抑えることができると
いう効果がある。
路がパルスを出力している間に、第２のパルス払い出し
回路がパルスを出力できるように準備することにより、
データセット処理時間によるパルス周期の変動を抑える
ことができひいては、パルス周期の変動に敏感なパルス
モータドライブにおいて、振動を抑えることができると
いう効果がある。
第１図は本発明のパルスモータ用の速度指令装置の一実
施例を示す構成図、第２図は第１図の実施例のパルス払
い出し回路２０．３０をより具体的に示した構成図、第
３図は第１図の実施例の動作を示すタイムチャート、第
４図は従来例を示す構成図、第５図は第４図の従来例の
動作を示すタイミングチャートである。 １Ｏ−ＣＰＵ。 ２０．３０・・・パルス払い出し回路、２１．３１・・
・クロック発生回路、 ２２．３２・・・クロック分周回路、 ２３．３３・・・パルス出力回路、 ２４．３４・・・パルス数カウント回路、２５．３５・
・・スタート／ストップコントロール回路、 ４０−・・オア回路。
施例を示す構成図、第２図は第１図の実施例のパルス払
い出し回路２０．３０をより具体的に示した構成図、第
３図は第１図の実施例の動作を示すタイムチャート、第
４図は従来例を示す構成図、第５図は第４図の従来例の
動作を示すタイミングチャートである。 １Ｏ−ＣＰＵ。 ２０．３０・・・パルス払い出し回路、２１．３１・・
・クロック発生回路、 ２２．３２・・・クロック分周回路、 ２３．３３・・・パルス出力回路、 ２４．３４・・・パルス数カウント回路、２５．３５・
・・スタート／ストップコントロール回路、 ４０−・・オア回路。
Claims (2)
- １． 第１、第２のパルスを出力する第１、第２のパル
ス払い出し回路と、第１、第２のパルスを合成する出力
合成回路と、第１、第２のパルス払い出し回路を制御す
る制御回路とからなるパルスモータ用の速度指令装置で
あって、 第１のパルス払い出し回路は、与えられた設定データを
一時保持し、第２のパルス払い出し回路から終了信号を
入力するか制御回路の指示かにより、保持していた設定
データに基づき第１のパルスを所定の数出力し、出力が
完了すると、終了信号を出力し、 第２のパルス払い出し回路は、与えられた設定データを
一時保持し、第１のパルス払い出し回路が終了信号を出
力すると、保持していた設定データに基づき第２のパル
スを所定の数出力し、出力が完了すると、終了信号を出
力し、制御回路は、第１のパルス払い出し回路に 設定データを保持させ、第１のパルスを出力させ、第１
のパルス払い出し回路が第１のパルスを出力中に、第２
のパルス払い出し回路に設定データを保持させ、以後は
第１、第２のパルス払い出し回路が終了信号を出力する
毎に、終了信号を出力した第１、第２のパルス払い出し
回路に設定データを保持させ、 出力合成回路は、第１、第２のパルスを合成して出力パ
ルスとして出力する、パルスモータ用の速度指令装置。 - ２． 制御回路は中央演算処理装置であって、第１、第
２のパルス払い出し回路は、クロック発生回路と、クロ
ックを設定データに基づいて分周するクロック分周回路
と、分周後のクロックを指示に基づき出力するパルス出
力回路と、パルス出力回路のパルスをカウントするパル
スカウンタ回路と、中央演算処理装置から与えられた数
のパルスを出力すると先のパルス出力回路の起動・停止
をパルス出力回路に指示するコントロール回路とからそ
れぞれ構成されていることを特徴とする請求項１に記載
のパルスモータ用の速度指令装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10137189A JP2765038B2 (ja) | 1989-04-20 | 1989-04-20 | パルスモータ用の速度指令装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10137189A JP2765038B2 (ja) | 1989-04-20 | 1989-04-20 | パルスモータ用の速度指令装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02280697A true JPH02280697A (ja) | 1990-11-16 |
| JP2765038B2 JP2765038B2 (ja) | 1998-06-11 |
Family
ID=14298958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10137189A Expired - Lifetime JP2765038B2 (ja) | 1989-04-20 | 1989-04-20 | パルスモータ用の速度指令装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765038B2 (ja) |
-
1989
- 1989-04-20 JP JP10137189A patent/JP2765038B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2765038B2 (ja) | 1998-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5574351A (en) | Method and apparatus for control of stepper motors | |
| JPH06112813A (ja) | クロック発生回路 | |
| JP3257805B2 (ja) | マイクロプロセッサのプログラムの実行を反復減速する回路配置 | |
| JPS6240886B2 (ja) | ||
| US3651414A (en) | Variable frequency system | |
| JPH02280697A (ja) | パルスモータ用の速度指令装置 | |
| JPH04302014A (ja) | 論理回路駆動装置 | |
| JP2852271B2 (ja) | マイクロコンピュータ | |
| JPH08202372A (ja) | 圧電ブザーの音量制御方式 | |
| JPS6356565B2 (ja) | ||
| JPH05313776A (ja) | パルス発生回路 | |
| JP2004078642A (ja) | 割込み制御回路 | |
| JP2959223B2 (ja) | クロック発振器 | |
| JPH05303444A (ja) | クロック信号供給装置 | |
| JPH09148896A (ja) | パルス発生回路 | |
| JP4547821B2 (ja) | 異周期シーケンサの排他制御回路 | |
| JPH11186899A (ja) | クロック発生回路及びクロック発生方法 | |
| JPS626880Y2 (ja) | ||
| JPS6157144A (ja) | デ−タ転送レ−ト制御装置 | |
| JPH03139707A (ja) | 位置指令装置 | |
| JP3051937B2 (ja) | 可変計数パルス信号発生装置 | |
| JPH0622319B2 (ja) | 遅延装置 | |
| JPH09146896A (ja) | マルチｃｐｕ制御装置 | |
| JP3829701B2 (ja) | パルス信号の周波数制御方法及び周波数制御回路 | |
| JPS6035983A (ja) | モ−タの制御装置 |