JPH02277143A - 集積回路用テスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、集積回路用テスト回路に関するもので、特
に内部集積回路をテストするときに、複数の端子（パッ
ド）への入力でテストモードを決定し、かつ別の端子（
バンド）で制御データを入力し、このデータで動作した
後の回路の内部状態のデータを、さらに別の端子（パッ
ド）に出力しなければならないような集積回路（例えば
、ＣＰＵ等）において、内部集積回路をテストするため
の集積回路用テスト回路に関するものである。

〔従来の技術〕

第２図に従来のこの種の集積回路用テスト回路の回路図
を示す、第２図において、３０はパンケ−ジ化された集
積回路装置に内蔵された動作テストの対ネとなる例えば
８ビツトのＣＰＵからなる内部巣８１回路である。

２３は内部集積回路３０のテストのための制御用データ
の入力回路であり、制御用データの入力端子２１Ａ〜２
１Ｈと人力用バッファ２２Ａ〜２２Ｈとで構成され、入
力用バッファ２２Ａ〜２２Ｈの出力端子は内部集積回路
３０の制御用データ入力端子に接続されている。

２６は内部集積回路３０のテストモード設定用の入力回
路であり、入力端子２４Ａ〜２４Ｈと入力用バッファ２
５Ａ〜２５Ｈで構成され、入力用バッファ２５Ａ〜２５
Ｈの出力端子は内部集積回路３０の内部にあるテストモ
ードのデコーダに接続される。

２９はテストモードに応じ制御用データで動作した後の
内部集積回路３０の内部状態のデータを出力する出力回
路であり、出力用バッファ２７Ａ〜２７Ｈと出力端子２
８Ａ〜２８Ｈで構成されている。

〔発明が解決しようとする課題〕 しかしながら、第２図のような集積回路用テスト回路の
構成では、この集積回路用テスト回路を内部１に積回路
３０とともに集積回路装置に一体的に組み込もうとした
場合、入力回路２３．２６および出力回路２９をパッケ
ージに収めなければならない、このため、本来内部集積
回路３０に必要に端子の他に、入力端子２１Ａ〜２１Ｈ
，２４Ａ〜２４Ｈおよび出力端子２８Ａ〜２８Ｈという
ように°、多数の端子をパンケージに付設しなければな
らなくなり、集積回路装置の製造上、大型化したり、コ
スト高となる等の不都合な点が多々生じる。

この発明の目的は、集積回路装置に一体的に組み込む際
の端子数の増加を掻力抑えることができる集積回路用テ
スト回路を堤供することである。

〔課題を解決するための手段〕

この発明の集積回路用テスト回路は、入出力端子群と、
この入出力端子群に加えられる信号を入力する入力バッ
ファ群と、この入力バッファ群の出力信号を制御用デー
タとして保持し内部集積回路へ与える第１のラッチ群と
、入力バッファ群の出力信号をテストモード設定用デー
タとして保持し内部ＩＩａ回路へ与える第２のランチ群
と、内部集積回路が第１および第２のう、チ群からそれ
ぞれ与えられる制御用データおよびテストモード設定用
データに従って動作した後の内部状態を示す内部状態デ
ータを人力して入出力端子群へ送るトライステートバッ
フ１群と、第１および第２のラッチ群に対するラッチパ
ルスを入力するラッチパルス入力端子と、第１および第
２のランチ群のどちらにラッチパルスを与えるかを選択
する選択信号を入力する選択信号入力端子と、選択信号
に応じてラッチパルスを第１および第２のランチ群のど
ちらか一方に選択的に供給させる選択回路と、トライス
テートバッファ群の導通・遮断を制御する入出力制御信
号を入力する入出力制御信号入力端子とを備えている。

（作　　　用〕 まず、入出力制御信号入力端子に与える入出力制御信号
によりトライステートバッファ群を遮断状態にしておく
。この状態において、選択信号入力端子に与える選択信
号により第１のランチ群にラッチパルス入力端子から加
えられたラッチパルスを与えるようにすると、入出力端
子群に加えられた信号が入力バッファ群を通して第１の
ランチ群に加えられ、この結果入出力端子群に加えられ
た信号が第１のランチ群で制御１用データとして保持さ
れる。また、選択信号入力端子に与える選択信号により
第２のラッチ群にラッチパルス入力端子から加えられた
ラッチパルスを与えるようにすると、入出力端子群に加
えられた信号が入力バノファ群を通して第２のラッチ群
に加えられ、この結果入出力端子群に加えられた信号が
第２のラッチ群でテストモード設定用データとして保持
される。

この結果、第１および第２のラッチ群から与えられる制
御用データおよびテストモード設定用データに基づいて
内部集積回路が動作し、動作した後の内部状態を示す内
部状態データを内部集積回路が出力してトライステート
バッファ群へ送ることになる。このとき、入出力制御信
号入力端子に与える人出力制御信号によりトライステー
トバッフ７群を導通状態にすると、内部集積回路から出
力される内部状態データが入出力端子群へ送られること
になる。

〔実　施　例〕

以下、この発明の実施例を図面を参照しながら説明する
。

第１図にこの発明の一実施例の集積回路用テスト回路の
回路図を示す、第１図において、６はパンケージ化され
た集積回路装置に内蔵される動作テストの対象となる例
えば８ビツトのＣＰＵからなる内部集積回路であり、以
下に述べる集積回路用テスト回路とともに集積回路装置
として一体化される。

！Ａ〜ＩＨは信号入力および信号出力兼用の例えば８個
の入力端子（入出力端子群）である。

２Ａ〜２　Ｈは入出力端子ＩＡ−ＩＨに加えられる信号
をそれぞれ入力する８個の人カバソファ（入力バッファ
群）である。

４は入力バッファ２Ａ〜２　Ｈの出力信号を制御用デー
タとして保持し内部集積回路６へ与える８個のラッチか
らなる第１のラッチ群である。５は大力バッファ２Ａ〜
２Ｈの出力信号をテストモード設定用データとして保持
し内部集積回路６へ与える８個のランチからなる第２の
ランチ群である。

３Ａ〜３Ｈは内部集積回路６が第１および第２のラッチ
群４．５からそれぞれ与えられる制御用データおよびテ
ストモード設定用データに従って動作した後の内部状態
を示す内部状態データを入力して入出力端子ＩＡ−ＩＨ
へ送る８個のトライステートバッファ　（トライステー
トバッファ群）である。

９は第１および第２のラッチ群４．５に対するラッチパ
ルスを入力するラッチパルス入力端子、８は第１および
第２のラッチ群４，５のどちらにラッチパルスを与える
かを選択する選択信号を入力する選択信号入力端子であ
る。１３は選択信号に応じてラッチパルスを第１および
第２のランチ群４．５のどちらか一方に選択的に供給さ
せる選択回路で、２個のアンドゲート１４．１５からな
る。７はトライステートバッファ３Ａ〜３Ｈの導通・遮
断を制御する人出力制御信号を入力する入出力制御信号
入力端子である。

ｌＯは入出力制御信号入力端子７とトライステートバッ
ファ３Ａ〜３Ｈの制御入力端子との間に介挿した入力バ
ッファ、１１は選択信号入力端子８と選択回路１３との
間に介挿した入力バッファ、１２はラッチパルス入力端
子９と選択回路１３との間に介挿した入力バッファであ
る。

つぎに、この集積回路用テスト回路の動作を説明する。

ここでは、内部集積回路６がＣＰＵであり、制御用デー
タをインストラクションデータとして回路内部を動作さ
せ、特定のテストモードを設定して、その結果を内部集
積回路６のテスト端子に出力させるものとして説明する
。

このときの手順は、最初に人出力制御信号入力端子７に
“Ｌ”の信号を入力してトライステートバッファ３Ａ〜
３Ｈを遮断状態にしておく、そして、この状態において
、まず入出力端子ＩＡ〜Ｉ　Ｈにインストラクションデ
ータを人力した状態で、選択信号入力端子８に“Ｌ”の
信号を入力し、ラッチパルス入力端子９からラッチパル
スを印加し、これによって上記のインストラフシランデ
ータを第１のランチ群４に制御用データとして保持させ
る。このようにすると、内部集積回路６であるＣＰＵは
、保持された制御用データをもとに動作する。

つぎに、入出力端子Ｉ　Ａ　−Ｉ　Ｈにテストモード設
定用データを人力した状態で、選択信号入力端子８に“
Ｈ”の信号を入力し、ラッチパルス入力端子９からラッ
チパルスを印加し、これによって上記テストモード設定
用データを第２のラッチ群５に保持させる。このように
して内部集積回路６のテストモードが設定され、上記内
部集積回路６の動作の結果、すなわち制御用データおよ
びテストモード設定用データに従って動作した後の内部
状態を示す内部状態データが内部集積回路６から出力さ
れる。このときに、入出力制御信号入力端子７に“Ｈ゛
の信号を入力することにより、トライステートバッファ
３八〜３　Ｈを導通させると、入出力端子ＩＡ−ＩＨか
らテスト結果が得られる。

このテスト結果を正常な値と比較することで、内部集積
回路６が正常に動作しているかどうかを検査することが
できる。

この実施例の集積回路用テスト回路によれば、入出力端
子ＩＡ−ＩＨに加えられた２種類の信号を、一方は制御
用データとして第１のラッチ群４で保持させ、他方はテ
ストモード設定用データとして第２のラッチ群５で保持
さ廿るようにし、その選択および保持は選択信号入力端
子８に加える選択信号とラッチパルス入力端子９に加え
るラッチパルスとにより行うようにし、さらに内部４Ｊ
積回路６の動作後の内部状態を示す内部状態データを入
出力制御信号入力端子７へ加える入出力制御信号によっ
てトライステートバッファ３Ａ〜３Ｈを通して入出力端
子ＩＡ−ＩＨへ送るようにしたため、選択信号入力端子
８．ラッチパルス入力端子９および入出力制御信号入力
端子７が増加するものの、制御用データおよびテストモ
ード設定用データの入力ならびに内部状態データの出力
に１群の入出力端子ＩＡ−ＬＨを共用することができ、
テストのために必要となる端子数を大幅に削減すること
ができる。この結果、集積回路用テスト回路を集積回路
装置として内部巣ａ回路６と一体化する場合における端
子数の増加を極力抑えることができる。

なお、上記実施例では、内部集積回路６がＣＰＵである
場合について説明したが、テストの対象となる内部集積
回路としては、これ以外に各種プロセッサ等が考えられ
る。内部集積回路６のビット数も８ピツトに限らず、１
６ビツトでも、それ以外でも同様に、この発明を適用で
きる。

〔発明の効果〕

この発明の集積回路用テスト回路によれば、入出力端子
群に加えられた２種類の信号を、一方は制御用データと
して第１のラッチ群で保持させ、他方はテストモード設
定用データとして第２のランチ群で保持させるようにし
、その選択および保持は選択信号入力端子に加える選択
信号とラッチパルス入力端子に加えるラッチパルスとに
より行うようにし、さらに内部集積回路の動作後の内部
状態を示す内部状態データを入出力制御信号入力端子へ
加える入出力制御信号によってトライステートバッファ
群を通して入出力端子群へ送るようにしたため、選択信
号入力端子、ラッチパルス入力端子および入出力制御信
号入力端子が増加するものの、制御用データおよびテス
トモード設定用データの入力ならびに内部状態データの
出力に入出力端子群を共用することができ、テストのた
めに必要となる端子数を大幅に削減することができる。

この結果、集積回路用テスト回路を集積回路装置として
内部集積回路と一体化する場合における端子数の増加を
極力抑えることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の集積回路用テスト回路の
構成を示す回路図、第２図は従来の集積回路用テスト回
路の構成を示す回路図である。 ＩＡ〜ＩＨ・・・入出力端子、２八〜２Ｈ・・・入力バ
ッファ、３Ａ〜３Ｈ・・・トライステートバッファ、４
・・・第１のラッチ群、５・・・第２のランチ群、６・
・・内部集積回路、７・・・人出力制御信号入力端子、
８・・・選択信号入力端子、９・・・ラッチパルス入力
端子、１３・・・選択回路

Claims (1)

【特許請求の範囲】
1. 入出力端子群と、この入出力端子群に加えられる信号を
   入力する入力バッファ群と、この入力バッファ群の出力
   信号を制御用データとして保持し内部集積回路へ与える
   第１のラッチ群と、前記入力バッファ群の出力信号をテ
   ストモード設定用データとして保持し前記内部集積回路
   へ与える第２のラッチ群と、前記内部集積回路が前記第
   １および第２のラッチ群からそれぞれ与えられる制御用
   データおよびテストモード設定用データに従って動作し
   た後の内部状態を示す内部状態データを入力して前記入
   出力端子群へ送るトライステートバッファ群と、前記第
   １および第２のラッチ群に対するラッチパルスを入力す
   るラッチパルス入力端子と、前記第１および第２のラッ
   チ群のどちらに前記ラッチパルスを与えるかを選択する
   選択信号を入力する選択信号入力端子と、前記選択信号
   に応じて前記ラッチパルスを前記第１および第２のラッ
   チ群のどちらか一方に選択的に供給させる選択回路と、
   前記トライステートバッファ群の導通・遮断を制御する
   入出力制御信号を入力する入出力制御信号入力端子とを
   備えた集積回路用テスト回路。