JPH0227434A - シミュレーション方式 - Google Patents
シミュレーション方式Info
- Publication number
- JPH0227434A JPH0227434A JP17742888A JP17742888A JPH0227434A JP H0227434 A JPH0227434 A JP H0227434A JP 17742888 A JP17742888 A JP 17742888A JP 17742888 A JP17742888 A JP 17742888A JP H0227434 A JPH0227434 A JP H0227434A
- Authority
- JP
- Japan
- Prior art keywords
- simulation
- execution
- input signal
- instruction
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004088 simulation Methods 0.000 title claims abstract description 47
- 230000001343 mnemonic effect Effects 0.000 claims abstract description 12
- 230000004044 response Effects 0.000 claims abstract description 3
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 13
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 238000012790 confirmation Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 101150050740 ino1 gene Proteins 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中央制御回路（ＣＰＵ）を含む電子装置のシミ
ュレーション方式に関する。
ュレーション方式に関する。
従来、この種の論理シミュレーション方式は電子装置モ
デルのメモリ部にＣＰＵが実行する命令を保持した状態
でシミュレーションしている。
デルのメモリ部にＣＰＵが実行する命令を保持した状態
でシミュレーションしている。
上述した従来の論理シミュレーション方式は、メモリ上
（こプログラムを保持した状態でシミュレーションを行
なうため、プログラムの変更を行なう度にシミュレーシ
ョンモデルを作成する必要があると共に、プログラムの
実行の途中にシミュレ−ションを止で任意の制御命令を
実行することができない。
（こプログラムを保持した状態でシミュレーションを行
なうため、プログラムの変更を行なう度にシミュレーシ
ョンモデルを作成する必要があると共に、プログラムの
実行の途中にシミュレ−ションを止で任意の制御命令を
実行することができない。
本発明は中央制御回路及びこの中央制御回路に接続され
た周辺回路から成る電子装置のシミュレーションモデル
をシミュレーションするシミュレーション方式において
、前記中央制御回路が前記周辺回路を制御する制御命令
の二一モニツクコードを外部から受け付ける制御命令受
付部と、前記ニーモニックコードを解釈し前記中央制御
回路に前記制御命令を実行させる入力信号系列を生成す
る入力信号系列生成部と、前記入力信号系列を前記シミ
ュレーションモデルに入力しシミュレーションを実行す
るシミュレーション実行部と、前記シミューレーシヨン
モデルの出力信号を監視し前記中央制御回路の前記制御
命令の実行終了検出時に前記二−モニックコード受付け
に対する応答を外部に報告する報告部と、前記各部の実
行を逐次制御する制御部とを備え、任意の周辺回路制御
命令を二一モニツクコードで受け付けてリアルタイムに
命令実行のシミュレーション結果を出力する構成である
。
た周辺回路から成る電子装置のシミュレーションモデル
をシミュレーションするシミュレーション方式において
、前記中央制御回路が前記周辺回路を制御する制御命令
の二一モニツクコードを外部から受け付ける制御命令受
付部と、前記ニーモニックコードを解釈し前記中央制御
回路に前記制御命令を実行させる入力信号系列を生成す
る入力信号系列生成部と、前記入力信号系列を前記シミ
ュレーションモデルに入力しシミュレーションを実行す
るシミュレーション実行部と、前記シミューレーシヨン
モデルの出力信号を監視し前記中央制御回路の前記制御
命令の実行終了検出時に前記二−モニックコード受付け
に対する応答を外部に報告する報告部と、前記各部の実
行を逐次制御する制御部とを備え、任意の周辺回路制御
命令を二一モニツクコードで受け付けてリアルタイムに
命令実行のシミュレーション結果を出力する構成である
。
次に、本発明について図面を参照して説明する。
図は本発明の一実施例のシミュレーション方式の構成図
である。論理シミュレーションモデル１はシミュレーシ
ョン対象であるＣＰＵ及び周辺回路から構成される装置 デルである。本例では、周辺回路内のあるステータスレ
ジスタの読みとりがＩＯアドレス０１をアクセスするこ
とができると仮定し、ＣＰＵがｉｎＯ１命令を実行する
ことにより、ステータスレジスタの内容がＣＰＵと周辺
回路との間の信号線上に出力されるものとする。シミュ
レーションを実施するオペレータがコンソール７よりｉ
ｎｏｌという二一モニツクコードを投入すると、制御命
令受付部２はｉｎｏｌのキャラクタコードを受けると共
に制御部６に報告する。制御部６はコンソール７から二
ーモニツクコード投入を検出すると、制御命令受付部２
と入力信号系列生成部３にそれぞれキャラクタコードの
送信，受信を指示する。
である。論理シミュレーションモデル１はシミュレーシ
ョン対象であるＣＰＵ及び周辺回路から構成される装置 デルである。本例では、周辺回路内のあるステータスレ
ジスタの読みとりがＩＯアドレス０１をアクセスするこ
とができると仮定し、ＣＰＵがｉｎＯ１命令を実行する
ことにより、ステータスレジスタの内容がＣＰＵと周辺
回路との間の信号線上に出力されるものとする。シミュ
レーションを実施するオペレータがコンソール７よりｉ
ｎｏｌという二一モニツクコードを投入すると、制御命
令受付部２はｉｎｏｌのキャラクタコードを受けると共
に制御部６に報告する。制御部６はコンソール７から二
ーモニツクコード投入を検出すると、制御命令受付部２
と入力信号系列生成部３にそれぞれキャラクタコードの
送信，受信を指示する。
入力信号系列生成部３がキャラクタコードを受信すると
、その内容を解釈し、論理シミュレーションモデル１で
ｉｎｏ１命令をＣＰＵが実行できる入力信号．系列を生
成し、生成完了時、制御部６に報告する．制御部６は入
力信号系列生成部６とシミュレーション実行部４にそれ
ぞれ入力信号系列の送信．受信を指示し、シミュレーシ
ョン実行部４が入力信号系列を受信すると、制御部６に
受信完了を報告する。その後、制御部６はシミュレーシ
ョン実行部４にシミュレーション実行開始を指示する．
シミュレーション実行部４は入力信号系列を論理シミュ
レーションモデル１に入力し、シミュレーションを実行
することでシミュレーションモデル１上でＣＰＵがｉｎ
ｏ１命令を実行する。
、その内容を解釈し、論理シミュレーションモデル１で
ｉｎｏ１命令をＣＰＵが実行できる入力信号．系列を生
成し、生成完了時、制御部６に報告する．制御部６は入
力信号系列生成部６とシミュレーション実行部４にそれ
ぞれ入力信号系列の送信．受信を指示し、シミュレーシ
ョン実行部４が入力信号系列を受信すると、制御部６に
受信完了を報告する。その後、制御部６はシミュレーシ
ョン実行部４にシミュレーション実行開始を指示する．
シミュレーション実行部４は入力信号系列を論理シミュ
レーションモデル１に入力し、シミュレーションを実行
することでシミュレーションモデル１上でＣＰＵがｉｎ
ｏ１命令を実行する。
報告部５は論理シミュレーションモデル１の出力信号系
列を監視し、ＣＰＵと周辺回路との間にステータスレジ
スタの内容が出力されるタイミングでステータスレジス
タの内容を読み込み、ｉｎ０１ｎ０１命令子の信号を検
出すると、コンソール７に対してステータスレジスタを
キャラクタコードに変換し、コンソール７に出力すると
共に、命令実行終了を制御部６に報告する．制御部６は
シミュレーション実行部にシミュレーション停止指示を
出し、制御命令受付部２を受付待ちの状態にする。以下
、同様の手順により、任意の周辺回路制御命令を二ーモ
ニツク形式で受付けてシミュレーションし、そのシミュ
レーション結果を出力することができる。
列を監視し、ＣＰＵと周辺回路との間にステータスレジ
スタの内容が出力されるタイミングでステータスレジス
タの内容を読み込み、ｉｎ０１ｎ０１命令子の信号を検
出すると、コンソール７に対してステータスレジスタを
キャラクタコードに変換し、コンソール７に出力すると
共に、命令実行終了を制御部６に報告する．制御部６は
シミュレーション実行部にシミュレーション停止指示を
出し、制御命令受付部２を受付待ちの状態にする。以下
、同様の手順により、任意の周辺回路制御命令を二ーモ
ニツク形式で受付けてシミュレーションし、そのシミュ
レーション結果を出力することができる。
以上説明したように本発明によれば、ＣＰＵが実行する
命令をニーモニックコードで受け付け、リアルタイムに
命令実行のシミュレーション結果を出力することにより
、ハードウェア設計段階における設計確認を極めて短期
間にしかも実際のハードウェア製造前に確認できる。
命令をニーモニックコードで受け付け、リアルタイムに
命令実行のシミュレーション結果を出力することにより
、ハードウェア設計段階における設計確認を極めて短期
間にしかも実際のハードウェア製造前に確認できる。
【図面の簡単な説明】
図は本発明の一実施例を示す構成図である。
１・・・論理シミュレーションモデル、２・・・制御命
令受付部、３・・・入力信号系列生成部、４・・・シミ
ュレーション実行部、５・・・報告部、６・・・制御部
、７・・・コンソール。
令受付部、３・・・入力信号系列生成部、４・・・シミ
ュレーション実行部、５・・・報告部、６・・・制御部
、７・・・コンソール。
Claims (1)
- 中央制御回路及びこの中央制御回路に接続された周辺回
路から成る電子装置のシミュレーションモデルをシミュ
レーションするシミュレーション方式において、前記中
央制御回路が前記周辺回路を制御する制御命令のニーモ
ニックコードを外部から受け付ける制御命令受付部と、
前記ニーモニックコードを解釈し前記中央制御回路に前
記制御命令を実行させる入力信号系列を生成する入力信
号系列生成部と、前記入力信号系列を前記シミュレーシ
ョンモデルに入力しシミュレーションを実行するシミュ
レーション実行部と、前記シミューレーシヨンモデルの
出力信号を監視し前記中央制御回路の前記制御命令の実
行終了検出時に前記ニーモニックコード受付けに対する
応答を外部に報告する報告部と、前記各部の実行を逐次
制御する制御部とを備え、任意の周辺回路制御命令をニ
ーモニックコードで受け付けてリアルタイムに命令実行
のシミュレーション結果を出力することを特徴とするシ
ミュレーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17742888A JPH0227434A (ja) | 1988-07-15 | 1988-07-15 | シミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17742888A JPH0227434A (ja) | 1988-07-15 | 1988-07-15 | シミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227434A true JPH0227434A (ja) | 1990-01-30 |
Family
ID=16030764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17742888A Pending JPH0227434A (ja) | 1988-07-15 | 1988-07-15 | シミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227434A (ja) |
-
1988
- 1988-07-15 JP JP17742888A patent/JPH0227434A/ja active Pending
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