JPH02270361A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02270361A JPH02270361A JP9253889A JP9253889A JPH02270361A JP H02270361 A JPH02270361 A JP H02270361A JP 9253889 A JP9253889 A JP 9253889A JP 9253889 A JP9253889 A JP 9253889A JP H02270361 A JPH02270361 A JP H02270361A
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- JP
- Japan
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- mounting board
- package
- printed
- mounting
- protrusions
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000005452 bending Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置における外形に関するもので
、特にジグザグ・インライン・パッケージの表面実装化
に関するものである。
、特にジグザグ・インライン・パッケージの表面実装化
に関するものである。
第５図は従来の半導体記憶装置のジグザグインラインパ
ッケージの正面図、第６図は第５図のパッケージの下面
図、第７図は第５図のパッケージの右側面図、第８図は
第５図のパッケージをプリント実装基板に装着した状況
を示す断面ＩＩＩＩＪ（１［ｉ図である。
ッケージの正面図、第６図は第５図のパッケージの下面
図、第７図は第５図のパッケージの右側面図、第８図は
第５図のパッケージをプリント実装基板に装着した状況
を示す断面ＩＩＩＩＪ（１［ｉ図である。
図において田は半導体パッケージ本体、＋２１ 。
１３１は外部リード端子、＋４１ ｔＩｉプリント実装
基板、（６１けスルーホールである次に作用について説
明する。
基板、（６１けスルーホールである次に作用について説
明する。
半導体パッケージ本体Ｉｌ＋の一外面より全外部リード
端子１２１ 、１３１が交互に設けられており、外部リ
ード端子！３１ 、１４１ Ｖｉ実装時にプリント実装
基板１４１ＶＣ設けられた実装用のスルーホール１６１
に差し込まれる。
端子１２１ 、１３１が交互に設けられており、外部リ
ード端子！３１ 、１４１ Ｖｉ実装時にプリント実装
基板１４１ＶＣ設けられた実装用のスルーホール１６１
に差し込まれる。
従来のジグザグインラインパッケージは以上のように構
成されているので、実装密度は高いが、プリント実装基
板側に実装用のスルーホールを設ける必要性があり、プ
リント実装基板上の配線に対する制約性が高いという問
題点があった。
成されているので、実装密度は高いが、プリント実装基
板側に実装用のスルーホールを設ける必要性があり、プ
リント実装基板上の配線に対する制約性が高いという問
題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、プリント実装基板側にあけるスルーホールの
数を最小限にし、プリント実装基板上の配線に対する制
約性？大幅に改善した半導体記憶装置を得ることｔ目的
とする。
たもので、プリント実装基板側にあけるスルーホールの
数を最小限にし、プリント実装基板上の配線に対する制
約性？大幅に改善した半導体記憶装置を得ることｔ目的
とする。
この発明は、プリント実装基板に平行ＶＣなるように、
外部リード端子を折り曲げるとともに、実装時の安定性
全損わぬようパッケージに突起を設けることにより、プ
リント実装基板側のスルーホール数を最小限にしプリン
ト実装基板上の配線に対する制約性を改善している。
外部リード端子を折り曲げるとともに、実装時の安定性
全損わぬようパッケージに突起を設けることにより、プ
リント実装基板側のスルーホール数を最小限にしプリン
ト実装基板上の配線に対する制約性を改善している。
この発明によればプリント実装基板上の配線に対する制
約性が改善されるので、設計に要する時間も大幅に減少
するときもに、プリント実装基板への実装密度も高くす
ることが可能となる。
約性が改善されるので、設計に要する時間も大幅に減少
するときもに、プリント実装基板への実装密度も高くす
ることが可能となる。
第１図はこの発明に係る半導体記憶装置の一実ｉ ［Ｍ
Ｊ ＩＣよるジグザグインラインパッケージの正面図、
第８図は第１図のパッケージの下面図、第３図は第１図
のパッケージの右測面図、第４図は第１図のパッケージ
をプリント実装基板に装着した状況を示す断面側面図で
ある。図において１１１〜ｆｉｌ Ｆｉ第５図ないし第
８図の従来例に示したものと同等であるので説明全省略
する。
Ｊ ＩＣよるジグザグインラインパッケージの正面図、
第８図は第１図のパッケージの下面図、第３図は第１図
のパッケージの右測面図、第４図は第１図のパッケージ
をプリント実装基板に装着した状況を示す断面側面図で
ある。図において１１１〜ｆｉｌ Ｆｉ第５図ないし第
８図の従来例に示したものと同等であるので説明全省略
する。
（６１ハ半導体パッケージ本体に設けた突起である。
図においてこの半導体装置が従来例と異なる点は、全外
部リード端子２１ 、 ：３１がプリント実装基板１４
）に対し平行になるよう曲がっており、プリント実装基
板１４１表面に実装が可能な形状であるとともに、実装
時の安定性を向上するための突起Ｉ６１がパッケージ本
体ｉｌｌに設けられていることである。
部リード端子２１ 、 ：３１がプリント実装基板１４
）に対し平行になるよう曲がっており、プリント実装基
板１４１表面に実装が可能な形状であるとともに、実装
時の安定性を向上するための突起Ｉ６１がパッケージ本
体ｉｌｌに設けられていることである。
次に作用を説明する。突起１６１をプリント実装基板（
４１のスルーホール＋５１に挿入した後、外部リード端
子・３１ 、１４１の折れ曲り部をプリント実装基板＋
４１にはんだ付けすることによって表面実装を行う。
４１のスルーホール＋５１に挿入した後、外部リード端
子・３１ 、１４１の折れ曲り部をプリント実装基板＋
４１にはんだ付けすることによって表面実装を行う。
なお、上記実施列では半導体パッケージ本体１１１の両
端にそれぞれ１個の突起＋８１ ｉ設け、突起１６）プ
リント実装基板１４１上に設けられたスルーホール１６
）に挿入することにより安定性を持たせていたが突起１
Ｂ）の数、及び、いかなる形状の突起（６）であろうと
この発明の範ちゅうにあるこのはぎうまでもない。
端にそれぞれ１個の突起＋８１ ｉ設け、突起１６）プ
リント実装基板１４１上に設けられたスルーホール１６
）に挿入することにより安定性を持たせていたが突起１
Ｂ）の数、及び、いかなる形状の突起（６）であろうと
この発明の範ちゅうにあるこのはぎうまでもない。
また、突起（６）のために必ずしもプリント実装基板＋
４１上にスルーホール：ＩＳｌを設ける必要もない。
４１上にスルーホール：ＩＳｌを設ける必要もない。
この発明によ些ば、半導体装置１個当りに要するプリン
ト実装基板１４１上のスルーホール１５）の数が大幅に
改善されるＣ工ＭＤＲＡＭでは１０分の１となる。）の
でプリント実装基板上の配線の制約の少ない、高実装密
度の半導体記憶装置が得られる。
ト実装基板１４１上のスルーホール１５）の数が大幅に
改善されるＣ工ＭＤＲＡＭでは１０分の１となる。）の
でプリント実装基板上の配線の制約の少ない、高実装密
度の半導体記憶装置が得られる。
第１図はこの発明の一実褌例に係る半導体記憶装置の正
面図、第２図は第１図の装置の下面図、第３図は第１図
の装置の右側面図、第４図は第１図の装置を・プリント
実装基板に装着し九状況を示す断面側面図、第５図は従
来の半導体記憶装置の正面図、第６図は第５図の装置の
下面図、第７図は第６図の装置の右側面図、第８図はＭ
５図の装置をプリント実装基板ＶＣ装着した状況を示す
断面側面図である。 図において＋１１ ＃′ｉ半導体パッケージ本体、：２
１１３１は外部リード端子、１４１はプリント実装基板
、（５）はスルーホール、＋６１＃：を突起である。 なお図中、四−符号は同一、又は相当１．ｓ分を示す。
面図、第２図は第１図の装置の下面図、第３図は第１図
の装置の右側面図、第４図は第１図の装置を・プリント
実装基板に装着し九状況を示す断面側面図、第５図は従
来の半導体記憶装置の正面図、第６図は第５図の装置の
下面図、第７図は第６図の装置の右側面図、第８図はＭ
５図の装置をプリント実装基板ＶＣ装着した状況を示す
断面側面図である。 図において＋１１ ＃′ｉ半導体パッケージ本体、：２
１１３１は外部リード端子、１４１はプリント実装基板
、（５）はスルーホール、＋６１＃：を突起である。 なお図中、四−符号は同一、又は相当１．ｓ分を示す。
Claims (1)
- パッケージの一外面に全外部リード端子を設けた半導体
記憶装置において、上記外部リード端子は、表面実装が
可能なように曲がつているとともに、パッケージに表面
実装時に安定するよう突起を設けたことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9253889A JPH02270361A (ja) | 1989-04-11 | 1989-04-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9253889A JPH02270361A (ja) | 1989-04-11 | 1989-04-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02270361A true JPH02270361A (ja) | 1990-11-05 |
Family
ID=14057150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9253889A Pending JPH02270361A (ja) | 1989-04-11 | 1989-04-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02270361A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592019A (en) * | 1994-04-19 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and module |
-
1989
- 1989-04-11 JP JP9253889A patent/JPH02270361A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592019A (en) * | 1994-04-19 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and module |
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