JPH02268459A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH02268459A JPH02268459A JP9002089A JP9002089A JPH02268459A JP H02268459 A JPH02268459 A JP H02268459A JP 9002089 A JP9002089 A JP 9002089A JP 9002089 A JP9002089 A JP 9002089A JP H02268459 A JPH02268459 A JP H02268459A
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- JP
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- lead
- fixing piece
- semiconductor
- semiconductor element
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の改良されたパッケージの構造に関
する。
する。
従来、半導体パッケージに使用されているリードフレー
ムを用いたパッケージ構造の一例を第３図の断面図に示
す。即ち、リードフレーム１１は素子搭載部１２とリー
ド部１３を有しており、素子搭載部１２上に半導体゛素
子１５をマウント用ロー材１４によって搭載し、半導体
素子１５の電極とリード部１３とをボンディング用金属
線１６で接続している。１７は封止用樹脂である。
ムを用いたパッケージ構造の一例を第３図の断面図に示
す。即ち、リードフレーム１１は素子搭載部１２とリー
ド部１３を有しており、素子搭載部１２上に半導体゛素
子１５をマウント用ロー材１４によって搭載し、半導体
素子１５の電極とリード部１３とをボンディング用金属
線１６で接続している。１７は封止用樹脂である。
上述した従来の半導体パッケージは、半導体素子１５を
素子搭載部１２にマウントする際にロー材１４が跳ね上
がり、このロー材１４が半導体素子１５の表面に付着し
て半導体素子を汚染することがある。また、ボンディン
グ用金属線１６が変形し、半導体素子１５の上縁部に接
触して電気的に短絡し易い。このため、半導体装置の製
造歩留りが低下され、かつ信頼性が低下されるという問
題が生じている。
素子搭載部１２にマウントする際にロー材１４が跳ね上
がり、このロー材１４が半導体素子１５の表面に付着し
て半導体素子を汚染することがある。また、ボンディン
グ用金属線１６が変形し、半導体素子１５の上縁部に接
触して電気的に短絡し易い。このため、半導体装置の製
造歩留りが低下され、かつ信頼性が低下されるという問
題が生じている。
本発明は上述した問題を解消した半導体パッケージを提
供することを目的とする。
供することを目的とする。
本発明の半導体パッケージは、導電性材料からなるリー
ドフレームのリード部に空洞部を設け、この空洞部内に
は電気的絶縁材料からなる素子固定片の一端部を挿入し
、素子搭載部上に搭載された半導体素子を該素子固定板
の他端部で抱持して素子搭載部に支持させている。
ドフレームのリード部に空洞部を設け、この空洞部内に
は電気的絶縁材料からなる素子固定片の一端部を挿入し
、素子搭載部上に搭載された半導体素子を該素子固定板
の他端部で抱持して素子搭載部に支持させている。
上述した構成では、半導体素子を素子搭載部に固定する
ロー材を不要とし、半導体素子の汚れやボンディング用
金属線との短絡を防止する。
ロー材を不要とし、半導体素子の汚れやボンディング用
金属線との短絡を防止する。
〔実施例］
次に、本発明を図面を参照して説明する。
（第１実施例）
第１図は本発明の第１実施例の縦断面図である。
導電性材料からなるリードフレーム１は、半導体素子搭
載部２とリード部３とで構成される。前記素子搭載部２
上には半導体素子５を載置している。また、前記リード
部３は、素子搭載部２に対向する側の端部に外側方向に
向かっての空洞部３ａを設けてあり、この空洞部３ａ内
には先端を鉤形に形成した電気的絶縁材料からなる素子
固定片４の基端を挿入している。そして、この素子固定
片４の先端を前記半導体素子５の側面に当接させている
。したがって、素子搭載部２の周囲に配置したリード部
３の夫々に支持された素子固定片４によって、半導体素
子５は周囲面で抱持し、素子搭載部２上で固定される。
載部２とリード部３とで構成される。前記素子搭載部２
上には半導体素子５を載置している。また、前記リード
部３は、素子搭載部２に対向する側の端部に外側方向に
向かっての空洞部３ａを設けてあり、この空洞部３ａ内
には先端を鉤形に形成した電気的絶縁材料からなる素子
固定片４の基端を挿入している。そして、この素子固定
片４の先端を前記半導体素子５の側面に当接させている
。したがって、素子搭載部２の周囲に配置したリード部
３の夫々に支持された素子固定片４によって、半導体素
子５は周囲面で抱持し、素子搭載部２上で固定される。
しかる上で、半導体素子５の電極とリード部３とをボン
ディング用金属線６によって相互に電気接続している。
ディング用金属線６によって相互に電気接続している。
なお、７は封止用樹脂である。
この構成によれば、半導体素子５は素子固定片４のみに
よって素子搭載部２に固定されることになるため、マウ
ント用のロー材は不要となり、ロー材の跳ね上がりによ
る半導体素子５の表面の汚染は防止される。更に、素子
固定片４は半導体素子５の両側縁及び側面を保護してい
るため、変形されたボンディング用金属線６が半導体素
子５に接触して電気的に短絡することが防止できる。こ
れにより、半導体装置の製造上の歩留向上と信頼性の改
善を図ることができる。
よって素子搭載部２に固定されることになるため、マウ
ント用のロー材は不要となり、ロー材の跳ね上がりによ
る半導体素子５の表面の汚染は防止される。更に、素子
固定片４は半導体素子５の両側縁及び側面を保護してい
るため、変形されたボンディング用金属線６が半導体素
子５に接触して電気的に短絡することが防止できる。こ
れにより、半導体装置の製造上の歩留向上と信頼性の改
善を図ることができる。
（第２実施例）
第２図は本発明の第２実施例の縦断面図である。
なお、この図において第１実施例と同一部分には同一符
号を付しである。
号を付しである。
この実施例では、電気的絶縁材料からなる素子固定片４
の一部または全部の表面一部及び裏面の一部に夫々導体
膜８，９を形成し、これら導体膜８．９と素子固定片４
とでコンデンサＣを構成している。そして、素子固定片
４で素子搭載部２上の半導体素子５を固定したときに、
裏面側の導体膜９がリード部３の空洞部３ａの内面に接
触してリード部３と電気的に接続し、また半導体素子５
の電極に接続したボンディング用金属線６の他端を前記
表面側の導体膜８に接続させている。
の一部または全部の表面一部及び裏面の一部に夫々導体
膜８，９を形成し、これら導体膜８．９と素子固定片４
とでコンデンサＣを構成している。そして、素子固定片
４で素子搭載部２上の半導体素子５を固定したときに、
裏面側の導体膜９がリード部３の空洞部３ａの内面に接
触してリード部３と電気的に接続し、また半導体素子５
の電極に接続したボンディング用金属線６の他端を前記
表面側の導体膜８に接続させている。
この実施例では、第１実施例と同様にロー材の跳ね上が
りによる半導体素子５の汚れを防止し、かつボンディン
グワイヤ６と半導体素子５との電気的短絡を防止できる
ことは言うまでもない。また、これに加えて半導体パッ
ケージ内に一体的にコンデンサ（キャパシタンス）Ｃが
形成でき、半導体装置の小型化が実現できるという効果
もある。
りによる半導体素子５の汚れを防止し、かつボンディン
グワイヤ６と半導体素子５との電気的短絡を防止できる
ことは言うまでもない。また、これに加えて半導体パッ
ケージ内に一体的にコンデンサ（キャパシタンス）Ｃが
形成でき、半導体装置の小型化が実現できるという効果
もある。
なお、前記実施例では半導体装置内にキャパシタンスを
構成した例を説明したが、素子固定片の表面に抵抗体パ
ターンや導体パターンを形成して抵抗、インダクタンス
等を一体的に構成してもよい。
構成した例を説明したが、素子固定片の表面に抵抗体パ
ターンや導体パターンを形成して抵抗、インダクタンス
等を一体的に構成してもよい。
〔発明の効果］
以上説明したように本発明は、リードフレームのリード
部に空洞部を設けて電気的絶縁材料からなる素子固定片
の一端部を挿入し、素子搭載部上に搭載された半導体素
子を該素子固定片の他端部で抱持して素子搭載部に支持
させているので、半導体素子を素子搭載部に固定するロ
ー材を不要とし、マウンド時におけるロー材の跳ね上が
りによる半導体素子表面の汚染を防止することができる
効果がある。また、素子固定片にキャパシタンスやイン
ダクタンス等を形成でき、半導体装置の小型化を実現で
きる効果もある。
部に空洞部を設けて電気的絶縁材料からなる素子固定片
の一端部を挿入し、素子搭載部上に搭載された半導体素
子を該素子固定片の他端部で抱持して素子搭載部に支持
させているので、半導体素子を素子搭載部に固定するロ
ー材を不要とし、マウンド時におけるロー材の跳ね上が
りによる半導体素子表面の汚染を防止することができる
効果がある。また、素子固定片にキャパシタンスやイン
ダクタンス等を形成でき、半導体装置の小型化を実現で
きる効果もある。
一部１図は本発明の第１実施例の縦断面図、第２図は本
発明の第２実施例の縦断面図、第３図は従来の半導体パ
ッケージの縦断面図である。 １．１１・・・リードフレーム、２．１２・・・素子搭
載部、３．１３・・・リード部、３ａ・・・空洞部、４
・・・素子固定片、５．１５・・・半導体素子、６．１
６・・・ボンディング用金属線、７，１７・・・封止用
樹脂、８．９・・・導体膜、１４・・・ロー材。 第 図 第２ 図
発明の第２実施例の縦断面図、第３図は従来の半導体パ
ッケージの縦断面図である。 １．１１・・・リードフレーム、２．１２・・・素子搭
載部、３．１３・・・リード部、３ａ・・・空洞部、４
・・・素子固定片、５．１５・・・半導体素子、６．１
６・・・ボンディング用金属線、７，１７・・・封止用
樹脂、８．９・・・導体膜、１４・・・ロー材。 第 図 第２ 図
Claims (1)
- １、導電性材料からなるリードフレームのリード部に空
洞部を設け、この空洞部内には電気的絶縁材料からなる
素子固定片の一端部を挿入し、前記素子搭載部上に搭載
された半導体素子を該素子固定片の他端部で抱持して前
記素子搭載部に支持させたことを特徴とする半導体パッ
ケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9002089A JPH02268459A (ja) | 1989-04-10 | 1989-04-10 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9002089A JPH02268459A (ja) | 1989-04-10 | 1989-04-10 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02268459A true JPH02268459A (ja) | 1990-11-02 |
Family
ID=13987018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9002089A Pending JPH02268459A (ja) | 1989-04-10 | 1989-04-10 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02268459A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2699328A1 (fr) * | 1992-12-16 | 1994-06-17 | Deutsche Aerospace | Procédé de montage de composants à semi-conducteurs dans des boîtiers par blocage mécanique. |
| US5420758A (en) * | 1992-09-10 | 1995-05-30 | Vlsi Technology, Inc. | Integrated circuit package using a multi-layer PCB in a plastic package |
-
1989
- 1989-04-10 JP JP9002089A patent/JPH02268459A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420758A (en) * | 1992-09-10 | 1995-05-30 | Vlsi Technology, Inc. | Integrated circuit package using a multi-layer PCB in a plastic package |
| FR2699328A1 (fr) * | 1992-12-16 | 1994-06-17 | Deutsche Aerospace | Procédé de montage de composants à semi-conducteurs dans des boîtiers par blocage mécanique. |
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