JPH02267601A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はプログラマブルコントローラに関し、特にラダ
ープログラムを解読する目的プログラムを呼出して、そ
の命令の演算処理を行なうプログラマブルコントローラ
に関する。

〔従来の技術〕

第４図はこの種のプログラマブルコントローラの従来例
の構成を示すブロック図、第５図、第６図は第４図中の
目的プログラム開始アドレス記憶４２と制御記憶３にそ
れぞれ格納されている内容の説明図、第７図は第４図の
従来例による目的プログラムの読出し処理の動作を示す
図である。

ラダーメモリ１には被制御機器を制御するためのラダー
プログラムが格納されており、制御記憶３にはラダープ
ログラム中のラダー命令の解読手順を示すｎ個の目的プ
ログラムが格納されている。また、目的プログラム開始
アドレス記憶４２には、目的プログラムの制御記憶３内
における開始アドレスＡ、〜Ａｎが格納されており、デ
ータメモリ４には演算器４５の演算結果が必要に応じて
格納される。

演算器４５はＣＰＵよりなり、内蔵のプログラムカウン
タ４５．には次に実行すべき命令を格納する制御記憶３
のアドレスが格納される。いま演算器４５がラダーメモ
リ１より分岐命令であるラダー命令ｍ（ｍは１≦ｍ≦ｎ
の正整数）を読出すと、目的プログラム開始アドレス記
憶４２からラダー命令ｍに対応する目的プログラムの開
始アドレスＡｍをバス４６を介して呼出しくサイクル−
１）、プログラムカウンタ４５．にセットして分岐命令
とする。（サイクル−２）。次に、演算器４５は制御記
憶３のアドレスＡｍから格納中のラダー命令ｍに対応す
る目的プログラムを読出しくサイクル−３）、最後にこ
の目的プログラムによる命令を実行する。

さらに、特開昭６３−１５８６１０号公報はこの極のプ
ログラマブルコントローラの他の従来例を開示しており
、演算処理部にその処理するプログラムの命令をデコー
ドして割込みベクタに変換するデコード回路を設け、演
算処理部がプログラム中の命令をフェッチしたとき該命
令をデコード回路に格納保持し、デコードさせて、その
デコード結果である割込みベクタに基いて多数のサブル
ーチンへの多重分岐を行なって、各サブルーチン（目的
プログラム）による命令処理を実行させるものである。

〔発明が解決しようとする課題〕

上述した各従来例の目的プログラムへの分岐処理は、ラ
ダー命令の読出しが発生する都度、実行される共通処理
のため、そのような読出し回数の多い大容量のプログラ
マブルコントローラに対して大きなオーバヘッドが発生
するという欠点がある。すなわち、上述した最初の従来
例ではこの処理に３サイクルを必要としており、他の従
来例においても、割込みフラグのディスエーブル、プロ
グラム読出し、割込みフラグのイネーブル、割込みベク
タの生成、サブルーチンへの割込み分岐と各ステップを
要し、オーバヘッドが大きい。

本発明の目的は、ラダー命令の読出しを行なう制御記憶
の命令フェッチが発生すると、目的プログラムへの分岐
命令を直接演算器に取込み、実行することが可能で、オ
ーバヘッドの少ないプログラマブルコントローラを提供
することである。

〔課題を解決するための手段〕

本発明のプログラマブルコントローラは、ラダープログ
ラム中のラダー命令に対応する前記目的プログラムへの
分岐命令が格納された分岐命令記憶と、 目的プログラムが格納された前記制御記憶を読出すアド
レスを入力し、その内から特定アドレスを検出したとき
、その検出信号を出力するアドレス検出回路と、 前記検出信号を入力したとき、分岐命令記憶からラダー
命令に対応する目的プログラムへの分岐命令を入力して
データバス上へ出力し、検出信号を入力しない限り、前
記制御記憶より目的プログラムを入力してデータバス上
へ出力する命令選択器と、 ラダープログラムにしたがい前記特定アドレスを設定し
、該特定アドレスを出力してアドレス検出器を介して検
出信号によりラダーメモリよりラダー命令を分岐命令記
憶に入力させ、命令選択器を介してデータバスより該ラ
ダー命令に対応する目的プログラムへの分岐命令を受取
り分岐を実行し、特定アドレス以外のアドレスのときは
データバス上の目的プログラムを受取り演算実行する演
算器とを有している。

（作　用） 演算器はラダープログラムの実行中、指定の目的プログ
ラムへ分岐する場合に目的プログラムを呼出す共通処理
として特定アドレスを内部のプログラムカウンタに設定
する。次に、この特定アドレスをフェッチ命令として出
力するとアドレス検出回路が検出信号を生成し、この検
出信号によりラダーメモリからラダー命令が読出されて
、分岐命令記憶からラダー命令に対応する目的プログラ
ムへの分岐命令が命令選択器へ入力される。検出信号が
オンとされている間、演算器はこの分岐命令を取り込み
、直ちに解読することにより制御記憶内の対応する目的
プログラムのアクセスを実行する。このように、特定ア
ドレスによるフェッチ命令出力から目的プログラムへの
分岐アクセスまでの動作を１サイクルで実施することが
できる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のプログラマブルコントローラの一実施
例の構成を示すブロック図、第２図は第１図中の分岐命
令記憶２の内容を示す図、第３図は本実施例による目的
プログラムの読出し処理の動作を示す図である。

制御記憶３は上述した従来例の場合と同様、第６図に示
すようにラダープログラム中の命令の解読手順を示すｎ
個の目的プログラム１〜ｎが格納されており、データメ
モリ４も同様にデータバス６里とアドレスバス６２に接
続されて、演算器５の演算結果が必要に応じて格納され
る。ラダーメモリ１も従来例と同様に被制御機器を制御
するためのラダープログラムが格納されており、ラダー
命令出力信号を受けたとき、対応するラダー命令ｌｘｎ
の一つを出力する。分岐命令記憶２は第２図に示すよう
に、ｎ個のラダー命令１〜ｎにそれぞれ対応するアドレ
スに対応する目的プログラム１〜ｎへの分岐命令が格納
されている。アドレス検出器８はアドレスバス６２に接
続され、所定の特定アドレスが入力されたとき、端子Ｙ
およびＹよりそれぞれ正論理、負論理の検出信号を出力
する。アントゲート９は演算器５からのフェッチ信号と
アドレス検出器８からの負論理の検出信号とを入力した
とき、ラダーメモリ１に対するラダー命令出力信号を出
力する。命令選択器７は演算器５からフェッチ信号を受
けてイネーブルとされ、アドレス検出器８から正論理の
検出信号を受けたとき分岐命令記憶２より、また、正論
理の検出信号の無いときは制御記憶３より、それぞれデ
ータを入力してデータバス６１上に出力する。演算器５
はプログラムカウンタを内蔵する１６ビツトのマイクロ
プロセッサで、アドレスバス６２を介して制御記憶３、
データメモリ４およびアドレス検出器８に接続され、デ
ータバス６１を介してデータメモリ４および命令選択器
７に接続されており、命令フェッチの都度、アドレスバ
ス６２上にフェッチアドレスと端子ＰＲＯＧからフェッ
チ信号とを出力し、データバス６Ｉ上のデータを取込ん
で演算を実行する。また、そのプログラムカウンタには
目的プログラム１〜ｎを呼出すための特定アドレスがセ
ットされる。

次に、本実施例の動作を説明する。

演算器５は運転中、プログラムカウンタにしたがい逐次
ラダープログラムを読出して実行処理を行なう。アドレ
ス検出器８は演算器５からアドレスバス６２上に出力さ
れるアドレスを監視して、設定された特定アドレスを検
出したとき端子Ｙから負論理の検出信号を出力し、アン
ドゲート９は演算器５からのフェッチ信号とこの負論理
の検出信号を入力してオンとされ、負論理のラダー命令
出力信号を出力する。そこで、このときのラダー命令出
力信号に対応するラダー命令１〜ｎの一つが分岐命令記
憶２に出力されて、対応する目的ブロクラム１〜ｎの一
つへの分岐命令が出力される。一方、命令選択器７には
、同時にアドレス検出器８の端子Ｙから正論理の検出信
号が端子ＳＥＬに、演算器５からフェッチ信号が端子Ｏ
Ｅに、それぞれ入力されており、分岐命令記憶２から出
力された目的プログラム１〜ｎの一つへの分岐命令を取
り込み、データバス６Ｉへ出力する。演算器５はこの分
岐命令をフェッチ命令として取込み、解読した後に制御
記憶３内の対応する目的プログラム１〜ｎの一つを取り
出して、以後、この目的プログラムを実行する。このよ
うにして、第３図に示すように本実施例では特定アドレ
スの出力から分岐命令の取り込みまでをフェッチサイク
ルで行なうので、目的プログラムへの分岐の実行までを
１サイクルで実行することができる。

（発明の効果） 以上説明したように本発明は、ラダープログラムを解読
するための目的プログラムへの分岐命令処理として演算
器から特定アドレスを出力させ、アドレス検出器により
これを検出して検出信号を生成出力させることにより、
ラダー命令に対応する目的プログラムへの分岐命令を分
岐命令記憶から取り出すことができるので、特定アドレ
スの出力から目的プログラムへの分岐命令実行までを１
サイクルですませることができるという効果があり、特
に、大容量のプログラマブルコントローラではこのよう
な目的プログラムの呼出し処理が１スキャン期間内に数
千回にも達するため、目的プログラム呼出しに伴うオー
バヘッドを大きく削減できる効果がある。

【図面の簡単な説明】

第１図は本発明のプログラマブルコントローラの一実施
例の構成を示すブロック図、第２図は第１図中の分岐命
令記憶２の内容を示す図、第３図は本実施例による目的
プログラムの読出し処理の動作を示す図、第４図はプロ
グラマブルコントローラの従来例の構成を示すブロック
図、第５図、第６図は第４図の従来例の目的プログラム
開始アドレス記憶４２と制御記憶３の内容をそれぞれ示
す図、第７図は第４図の従来例による目的プログラムの
読出し処理の動作を示す図である。 １・・・・・・ラダーメモリ、　　２・・・・・・分岐
命令記憶、３・・・・・・制御記憶、　　　　４・・・
・・・データメモリ、５・・・・・・演算器、　　　　
　６１・・・データバス、６２−・・アドレスバス、　
　７・・・・・・命令選択器、８・・・・−アドレス検
出器、９−−−−−・アンドゲート。

Claims (1)

1. 【特許請求の範囲】 ラダーメモリ中に格納されているラダープログラムを解
   読する目的プログラムを制御記憶から呼出して、命令の
   演算処理を行なうプログラマブルコントローラにおいて
   、 ラダープログラム中のラダー命令に対応する前記目的プ
   ログラムへの分岐命令が格納された分岐命令記憶と、 目的プログラムが格納された前記制御記憶を読出すアド
   レスを入力し、その内から特定アドレスを検出したとき
   、その検出信号を出力するアドレス検出回路と、 前記検出信号を入力したとき、分岐命令記憶からラダー
   命令に対応する目的プログラムへの分岐命令を入力して
   データバス上へ出力し、検出信号を入力しない限り、前
   記制御記憶より目的プログラムを入力してデータバス上
   へ出力する命令選択器と、 ラダープログラムにしたがい前記特定アドレスを設定し
   、該特定アドレスを出力してアドレス検出器を介して検
   出信号によりラダーメモリよりラダー命令を分岐命令記
   憶に入力させ、命令選択器を介してデータバスより該ラ
   ダー命令に対応する目的プログラムへの分岐命令を受取
   り分岐を実行し、特定アドレス以外のアドレスのときは
   データバス上の目的プログラムを受取り演算実行する演
   算器とを有することを特徴とするプログラマブルコント
   ローラ。