JPH0225569B2 - - Google Patents
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- Publication number
- JPH0225569B2 JPH0225569B2 JP56088212A JP8821281A JPH0225569B2 JP H0225569 B2 JPH0225569 B2 JP H0225569B2 JP 56088212 A JP56088212 A JP 56088212A JP 8821281 A JP8821281 A JP 8821281A JP H0225569 B2 JPH0225569 B2 JP H0225569B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- gate current
- gto
- thyristor
- transistor
- Prior art date
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- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000004804 winding Methods 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical group [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/722—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region with galvanic isolation between the control circuit and the output circuit
- H03K17/723—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region with galvanic isolation between the control circuit and the output circuit using transformer coupling
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
本発明はゲートターンオフサイリスタ（以下
GTOと記す）のゲート制御回路に係り、特に大
容量GTOに好適なゲート制御回路に関する。
GTOと記す）のゲート制御回路に係り、特に大
容量GTOに好適なゲート制御回路に関する。
第１図はGTOをインバータ等に適用する場合
に通流するゲート電流を示したものである。
GTOをターンオンさせるときには、最初に波高
値の高いオンゲート電流IGpo1を通流する。GTO
がオンしている期間は波高値の低いオンゲート電
流IGpo2を通流する。このオンゲート電流IGpo2を
特に広幅オンゲート電流と呼称することにする。
に通流するゲート電流を示したものである。
GTOをターンオンさせるときには、最初に波高
値の高いオンゲート電流IGpo1を通流する。GTO
がオンしている期間は波高値の低いオンゲート電
流IGpo2を通流する。このオンゲート電流IGpo2を
特に広幅オンゲート電流と呼称することにする。
GTOをターンオフさせるときには、逆方向に
オフゲート電流IGpffを通流する。
オフゲート電流IGpffを通流する。
GTOのゲート制御回路の一例を第２図に示す。
１はGTOである。２は直流電源、３，４はトラ
ンジスタ、５はパルストランスである。６はサイ
リスタ、７はダイオード、８は抵抗、９は広幅オ
ンゲート電流を通流する回路である。
１はGTOである。２は直流電源、３，４はトラ
ンジスタ、５はパルストランスである。６はサイ
リスタ、７はダイオード、８は抵抗、９は広幅オ
ンゲート電流を通流する回路である。
波高値の高いオンゲート電流IGpo1はトランジ
スタ３をオンすることにより、ダイオード７、抵
抗８を介して実線で示す径廊で通流する。広幅オ
ンゲート電流IGpo2は広幅オンゲート回路９を動
作させることにより、一点鎖線で示した径路で通
流する。オフしているサイリスタ６とダイオード
７によつて、広幅オンゲート回路９からの電流が
パルストランス５に流れ込まないようにしてい
る。オフゲート電流IGpffはトランジスタ４をオン
することにより、破線で示すようにサイリスタ６
を介して通流する。
スタ３をオンすることにより、ダイオード７、抵
抗８を介して実線で示す径廊で通流する。広幅オ
ンゲート電流IGpo2は広幅オンゲート回路９を動
作させることにより、一点鎖線で示した径路で通
流する。オフしているサイリスタ６とダイオード
７によつて、広幅オンゲート回路９からの電流が
パルストランス５に流れ込まないようにしてい
る。オフゲート電流IGpffはトランジスタ４をオン
することにより、破線で示すようにサイリスタ６
を介して通流する。
以上説明したように、波高値の高いオンゲート
電流とオフゲート電流は同一のパルストランスを
用いて通流する。パルストランスの鉄心の飽和を
防止するためには、オンゲート電流通流時の電圧
時間積とオフゲート電流通流時の電圧時間積を等
しくする必要がある。オンゲート電流を通流する
ための巻線n11とオフゲート電流を通流するため
の巻線n12の巻数が等しい場合、オンゲート電流
とオフゲート電流の通流時間を等しくするのが一
般的である。
電流とオフゲート電流は同一のパルストランスを
用いて通流する。パルストランスの鉄心の飽和を
防止するためには、オンゲート電流通流時の電圧
時間積とオフゲート電流通流時の電圧時間積を等
しくする必要がある。オンゲート電流を通流する
ための巻線n11とオフゲート電流を通流するため
の巻線n12の巻数が等しい場合、オンゲート電流
とオフゲート電流の通流時間を等しくするのが一
般的である。
一方、GTO素子から見ると、必要な通流時間
はオンゲート電流が10μs程度、オフゲート電流が
数十μsであり、数倍異つている。パルストランス
の飽和を防止するためには、オンゲート電流の通
流時間を長くしてオフゲート電流の通流時間に合
わせる必要がある。オンゲート電流の通流時間を
長くすると、抵抗８などで消費される損失が増大
し、ゲート回路が大型になる欠点がある。
はオンゲート電流が10μs程度、オフゲート電流が
数十μsであり、数倍異つている。パルストランス
の飽和を防止するためには、オンゲート電流の通
流時間を長くしてオフゲート電流の通流時間に合
わせる必要がある。オンゲート電流の通流時間を
長くすると、抵抗８などで消費される損失が増大
し、ゲート回路が大型になる欠点がある。
本発明の目的はパルストランスの飽和を防止
し、かつ、必要最少限のオンゲート電流を通流し
て消費電力の低減を図ることができるGTOのゲ
ート制御回路を提供することにある。
し、かつ、必要最少限のオンゲート電流を通流し
て消費電力の低減を図ることができるGTOのゲ
ート制御回路を提供することにある。
パルストランスの飽和防止のために、オンゲー
ト電流用トランジスタの通流時間とオフゲート電
流用トランジスタの通流時間を等しくすることは
絶対的に必要なことである。
ト電流用トランジスタの通流時間とオフゲート電
流用トランジスタの通流時間を等しくすることは
絶対的に必要なことである。
本発明の特徴とするところは、オンゲート電流
を通流する径路に半導体スイツチを接続し、必要
な時間だけをオンさせることにあり、これにより
消費電力の増大を防止するものである。
を通流する径路に半導体スイツチを接続し、必要
な時間だけをオンさせることにあり、これにより
消費電力の増大を防止するものである。
第３図に本発明の実施例を示す。第２図におけ
るダイオード７をトランジスタ１０に置き変えて
いる。１１は抵抗、１２はコンデンサである。
るダイオード７をトランジスタ１０に置き変えて
いる。１１は抵抗、１２はコンデンサである。
第４図は実施例の動作説明図である。GTOに
オンゲート電流を通流するときにはゲート信号発
生手段のトランジスタ３をオンさせる。トランジ
スタ３のオンによつて、パルストランスの二次巻
線には図示した極性の電圧が発生する。この電圧
により、時限要素である抵抗１１、コンデンサ１
２を通してトランジスタ１０にベース電流が流れ
るのでトランジスタ１０はオンし、抵抗８を通し
てGTOにオンゲート電流IGpo1が流れる。
オンゲート電流を通流するときにはゲート信号発
生手段のトランジスタ３をオンさせる。トランジ
スタ３のオンによつて、パルストランスの二次巻
線には図示した極性の電圧が発生する。この電圧
により、時限要素である抵抗１１、コンデンサ１
２を通してトランジスタ１０にベース電流が流れ
るのでトランジスタ１０はオンし、抵抗８を通し
てGTOにオンゲート電流IGpo1が流れる。
コンデンサ１２の充電が完了するとトランジス
タ１０のベース電流がなくなりオフし、GTOの
オンゲート電流IGpo1の通流は停止する。このた
め、GTOに必要な時間だけオンゲート電流が流
れるように抵抗１１とコンデンサ１２の定数を決
める。
タ１０のベース電流がなくなりオフし、GTOの
オンゲート電流IGpo1の通流は停止する。このた
め、GTOに必要な時間だけオンゲート電流が流
れるように抵抗１１とコンデンサ１２の定数を決
める。
このあと、広幅のオンゲート電流IGpo2が流れ
るのは第１図と同じである。
るのは第１図と同じである。
GTOのオフゲート電流IGpffはトランジスタ４
をオンすることによつて通流する。
をオンすることによつて通流する。
コンデンサ１２は、小容量であるので、充電さ
れた電荷は、自然放電される。又、すばやく放電
させる必要がある場合には、例えば、トランジス
タ１０のエミツタと、抵抗１１のコンデンサ１２
側との間に放電抵抗を接続する等の手段を講じれ
ば良い。
れた電荷は、自然放電される。又、すばやく放電
させる必要がある場合には、例えば、トランジス
タ１０のエミツタと、抵抗１１のコンデンサ１２
側との間に放電抵抗を接続する等の手段を講じれ
ば良い。
以上述べたように、この実施例によれば、トラ
ンジスタ３とトランジスタ４のオン時間は等しい
のでパルストランスは飽和することはなく、
GTOのオンゲート電流の通流時間を任意に設定
できるので、オンゲート電流は必要最少限の通流
時間にすることができる。これにより、無駄な電
力が消費されるのを防止できる。
ンジスタ３とトランジスタ４のオン時間は等しい
のでパルストランスは飽和することはなく、
GTOのオンゲート電流の通流時間を任意に設定
できるので、オンゲート電流は必要最少限の通流
時間にすることができる。これにより、無駄な電
力が消費されるのを防止できる。
本発明によれば、オンゲート電流の通流時間を
必要最少限にすることができるので、ゲート回路
の消費電力の低減に効果がある。
必要最少限にすることができるので、ゲート回路
の消費電力の低減に効果がある。
第１図はGTOのゲート電流波形、第２図は
GTOのゲート制御回路図、第３図は本発明の
GTOのゲート制御回路図、第４図は第３図のゲ
ート制御回路の動作説明図である。 １……GTO、２……直流電源、３……トラン
ジスタ、４……トランジスタ、５……パルストラ
ンス、６……サイリスタ、７……ダイオード、８
……抵抗、９……広幅オンゲート回路、１０……
トランジスタ、１１……抵抗、１２……コンデン
サ。
GTOのゲート制御回路図、第３図は本発明の
GTOのゲート制御回路図、第４図は第３図のゲ
ート制御回路の動作説明図である。 １……GTO、２……直流電源、３……トラン
ジスタ、４……トランジスタ、５……パルストラ
ンス、６……サイリスタ、７……ダイオード、８
……抵抗、９……広幅オンゲート回路、１０……
トランジスタ、１１……抵抗、１２……コンデン
サ。
Claims (1)
- １ ゲートターンオフサイリスタと、ほぼ、同一
通流時間のオンまたはオフゲート信号を送出する
ゲート信号発生手段と、一次側に該ゲート信号発
生手段が接続され、二次側から該ゲート信号を送
出するパルストランスと、該パルストランスの二
次巻線から送出されるターンオフ電圧を前記ゲー
トターンオフサイリスタのカソード・ゲート間に
印刷する単方向素子と、該パルストランスの二次
巻線から送出されるターンオン電圧を前記ゲート
ターンオフサイリスタのゲート・カソード間に印
加する半導体スイツチと、該半導体スイツチの制
御電極に接続され、前記オンゲート信号よりも短
い時間該半導体スイツチをオンする時限要素とを
備えたことを特徴とするゲートターンオフサイリ
スタのゲート制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56088212A JPS57203331A (en) | 1981-06-10 | 1981-06-10 | Gate controlling circuit of gate turn-off thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56088212A JPS57203331A (en) | 1981-06-10 | 1981-06-10 | Gate controlling circuit of gate turn-off thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57203331A JPS57203331A (en) | 1982-12-13 |
| JPH0225569B2 true JPH0225569B2 (ja) | 1990-06-04 |
Family
ID=13936591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56088212A Granted JPS57203331A (en) | 1981-06-10 | 1981-06-10 | Gate controlling circuit of gate turn-off thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57203331A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4961940B2 (ja) * | 2006-10-18 | 2012-06-27 | 井関農機株式会社 | 穀物乾燥装置 |
-
1981
- 1981-06-10 JP JP56088212A patent/JPS57203331A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57203331A (en) | 1982-12-13 |
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