JPH02253661A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH02253661A JPH02253661A JP7532789A JP7532789A JPH02253661A JP H02253661 A JPH02253661 A JP H02253661A JP 7532789 A JP7532789 A JP 7532789A JP 7532789 A JP7532789 A JP 7532789A JP H02253661 A JPH02253661 A JP H02253661A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体素子の製造方法に関し、特にＧａＡｓ
（ヒ化ガリウム）を用いた金属−絶縁膜半導体（ＭＩＳ
）容量および、ＭＩＳ電界効果型トランジスタ（ＦＥＴ
）の製造方法に関するものである。
（ヒ化ガリウム）を用いた金属−絶縁膜半導体（ＭＩＳ
）容量および、ＭＩＳ電界効果型トランジスタ（ＦＥＴ
）の製造方法に関するものである。
従来の技術
ＧａＡｓを用いたＭＩＳ型構造に用いる絶縁膜として、
５ｉｎ２． ＳｉＮ 、 ＡｄＮ 、 ＧａＮ
、 ＧｅＮ 。
５ｉｎ２． ＳｉＮ 、 ＡｄＮ 、 ＧａＮ
、 ＧｅＮ 。
（ｌｒａＡｓのプラズマ酸化膜、陽極酸化膜等の様々な
膜が報告されている。
膜が報告されている。
発明が解決しようとする課題
しかしこうした従来のＭＩＳ構造では、通常の８１のＭ
Ｏ８構造に比して界面準位密度か１０ｃＭ−２１５７−
１と多く、反転層の形成も難しく 、ＭＩＳ型ＦＥＴお
よびＭＩＳ容量の素子への応用は、はとんどなされてい
ない。
Ｏ８構造に比して界面準位密度か１０ｃＭ−２１５７−
１と多く、反転層の形成も難しく 、ＭＩＳ型ＦＥＴお
よびＭＩＳ容量の素子への応用は、はとんどなされてい
ない。
課題を解決するだめの手段
本発明は上記の課題に鑑みなされたもので、ＧａＡｓ基
板の一主面上に、絶縁膜としてあらかじめガリウム（Ｃ
ａ）をドープした５ｉ０２膜、さらに上記ＳｉＯ□膜上
に、ＷＳｉＮ 、 ＷＳｉ等の高融点金属を主成分とす
る膜を形成した後、適当な熱処理を施して、ＧａＡｓの
ＭＩＳ構造を形成するものである。
板の一主面上に、絶縁膜としてあらかじめガリウム（Ｃ
ａ）をドープした５ｉ０２膜、さらに上記ＳｉＯ□膜上
に、ＷＳｉＮ 、 ＷＳｉ等の高融点金属を主成分とす
る膜を形成した後、適当な熱処理を施して、ＧａＡｓの
ＭＩＳ構造を形成するものである。
作用
本発明によればあらかじめ、ＧａがドープされているＳ
ｉＯ２膜と、Ｇａおよび人Ｓの拡散を抑えることができ
る高融点金属を主成分とする膜を用いているため、適当
な熱処理によりＧａＡｓ基板からのＧａおよびムＳの拡
散が無く、Ｇａドープ５ｉ０２膜からのＧａによシＧａ
Ａｓ基板表面に多数存在しているＧａ空孔を減少させ、
界面準位密度の少ない良好な界面特性が得られ、特性の
すぐれたＭＩＳ型ＦＩＴおよび容量素子を得ることがで
きる。
ｉＯ２膜と、Ｇａおよび人Ｓの拡散を抑えることができ
る高融点金属を主成分とする膜を用いているため、適当
な熱処理によりＧａＡｓ基板からのＧａおよびムＳの拡
散が無く、Ｇａドープ５ｉ０２膜からのＧａによシＧａ
Ａｓ基板表面に多数存在しているＧａ空孔を減少させ、
界面準位密度の少ない良好な界面特性が得られ、特性の
すぐれたＭＩＳ型ＦＩＴおよび容量素子を得ることがで
きる。
実施例
第１図は、本発明の一実施例のＭＩＳ容量素子の製造方
法を示したものである。
法を示したものである。
同図ａに示すように、ＨＣｄ：Ｎ２０：１：１等のエッ
チャントで表面処理を施し、ｃａＡｓの表面酸化膜を除
去したｎ型ＧａＡｓ基板１の一主面上に、Ｇａを６原子
係程度含有させエタノール溶剤を用いたシリカフィルム
２をスピンナーを用いて塗布する。
チャントで表面処理を施し、ｃａＡｓの表面酸化膜を除
去したｎ型ＧａＡｓ基板１の一主面上に、Ｇａを６原子
係程度含有させエタノール溶剤を用いたシリカフィルム
２をスピンナーを用いて塗布する。
次に同図すに示すように、Ｎ２雰囲気中で、１５０’Ｃ
，６０分間、次に４５０’Ｃ，３０分間のベーキングプ
ロセスにより有機溶剤成分を気化させて、５ｉ０２膜３
を形成した後、ＷＳｉＮ膜４を高周波スパッタ法により
ＳｉＯ２膜３上に形成する。次に同図Ｃに示すように、
フォーミングガス（５％Ｈ２）中で、７００〜８５０’
Ｃ，１６分間アニールを行なってから、ｎ型基板１の裏
面に人ｕＧｅ／Ｎｉ／ Ａｕからなるオーミック電極６
を形成した後、ＯＦ４ガスのドライエツチングを用いて
、ＷＳｉＮ膜４を所定の領域を残して除去してＭＩＳ容
量素子を得る。
，６０分間、次に４５０’Ｃ，３０分間のベーキングプ
ロセスにより有機溶剤成分を気化させて、５ｉ０２膜３
を形成した後、ＷＳｉＮ膜４を高周波スパッタ法により
ＳｉＯ２膜３上に形成する。次に同図Ｃに示すように、
フォーミングガス（５％Ｈ２）中で、７００〜８５０’
Ｃ，１６分間アニールを行なってから、ｎ型基板１の裏
面に人ｕＧｅ／Ｎｉ／ Ａｕからなるオーミック電極６
を形成した後、ＯＦ４ガスのドライエツチングを用いて
、ＷＳｉＮ膜４を所定の領域を残して除去してＭＩＳ容
量素子を得る。
第２図ａ、ｂは、本発明の第１図の一実施例によるＭＩ
Ｓ容量素子と、第１図と製造方法は同一であるがＧａを
ドープしていない５ｉ０２膜を用いたＭＩＳ容量素子の
Ｃ−Ｖ特性と、界面準位密度を示したものである。
Ｓ容量素子と、第１図と製造方法は同一であるがＧａを
ドープしていない５ｉ０２膜を用いたＭＩＳ容量素子の
Ｃ−Ｖ特性と、界面準位密度を示したものである。
ＳｘＯ２膜厚は５００人、基板はｎ型ＧａＡｓｆキャリ
ア濃度はｌＸ１０ （ｍ である。第２図より、本
発明のＭＩＳ容量素子は、低周波のＣ−Ｖ特性で反転層
の形成による負バイアスでの容量増加が認められ、界面
準位密度も１ケタ少なく、良好な特性を示していること
がわかる。ＳｉＯ２膜中のＧａの含有量としては２．６
チから１５％程度が適当である。
ア濃度はｌＸ１０ （ｍ である。第２図より、本
発明のＭＩＳ容量素子は、低周波のＣ−Ｖ特性で反転層
の形成による負バイアスでの容量増加が認められ、界面
準位密度も１ケタ少なく、良好な特性を示していること
がわかる。ＳｉＯ２膜中のＧａの含有量としては２．６
チから１５％程度が適当である。
第３図は、本発明の一実施例のエンハンスメント型ＭＩ
ＳＦΣＴの製造方法を示したものである。
ＳＦΣＴの製造方法を示したものである。
まず同図ａに示すように、ＨＣ７７： Ｎ２０ ＝１
： １等のエッチャントで表面酸化膜を除去した半絶縁
性ｃａＡｇ基板６の一主面上に、Ｇ乙を６原子チ程度含
有させエタノール溶剤を用いたシリカフィルム２をスピ
ンナーを用いて塗布する。次に同図すに示すように、Ｎ
２ 雰囲気中で、１５０’Ｃ，６０分、次に４５０”Ｃ
，３０分間のベーキングプロセスにより有機溶剤成分を
気化させ、ＳｉＯ２膜３を形成した後、高周波スパッタ
法により、５ｉ０２膜３上にＷＳｉＮ膜４を形成する。
： １等のエッチャントで表面酸化膜を除去した半絶縁
性ｃａＡｇ基板６の一主面上に、Ｇ乙を６原子チ程度含
有させエタノール溶剤を用いたシリカフィルム２をスピ
ンナーを用いて塗布する。次に同図すに示すように、Ｎ
２ 雰囲気中で、１５０’Ｃ，６０分、次に４５０”Ｃ
，３０分間のベーキングプロセスにより有機溶剤成分を
気化させ、ＳｉＯ２膜３を形成した後、高周波スパッタ
法により、５ｉ０２膜３上にＷＳｉＮ膜４を形成する。
次に同図Ｃに示すように、フォトレジスト膜をマスクと
して、ＣＦ４ガスのドライエツチングの所定のＷＳｉＮ
膜を除去し、ゲート電極７を形成する。
して、ＣＦ４ガスのドライエツチングの所定のＷＳｉＮ
膜を除去し、ゲート電極７を形成する。
次に同図ｄに示すように、所定の領域をフォトレジスト
膜８でマスクとして、Ｓｌ イオンを８ｉ０２膜３
を通してＧａＡｓ基板６に注入し、ｎ＋層９を形成する
。この時、Ｓｌ イオンは、ゲート電極７の直下のａ
ｌｌ−ムＳ基板には、注入されないように、ＷＳｉＮの
膜厚および注入条件を選んでやる。
膜８でマスクとして、Ｓｌ イオンを８ｉ０２膜３
を通してＧａＡｓ基板６に注入し、ｎ＋層９を形成する
。この時、Ｓｌ イオンは、ゲート電極７の直下のａ
ｌｌ−ムＳ基板には、注入されないように、ＷＳｉＮの
膜厚および注入条件を選んでやる。
次に同図ｅに示すように、フォトレジスト膜を除去後、
フォーミングガ°ス雰囲気（５％Ｈ２）中で、ｓｏｏ°
Ｃ１１５分間はどアニールを行ない、ｎ＋層９を活性化
させると共に、 ５ｉ０２ ＄／ＧａＡｓ界面のアニー
ルも同時に施す。
フォーミングガ°ス雰囲気（５％Ｈ２）中で、ｓｏｏ°
Ｃ１１５分間はどアニールを行ない、ｎ＋層９を活性化
させると共に、 ５ｉ０２ ＄／ＧａＡｓ界面のアニー
ルも同時に施す。
次に同図ｆに示すように、ＳｉＯ２膜の所定領域を開口
して、ムｕＧｅ ／ Ｎｉ／Ａｕ からなるオーミツク
コンタクトを形成してソース電極ＩＱ、ドレイン電極１
１として、ＦＥＴが完成する。
して、ムｕＧｅ ／ Ｎｉ／Ａｕ からなるオーミツク
コンタクトを形成してソース電極ＩＱ、ドレイン電極１
１として、ＦＥＴが完成する。
第４図は、第３図の実施例で示したエンハンスメント型
ＭＩＳＦＥＴの静特性を示したものである。
ＭＩＳＦＥＴの静特性を示したものである。
ゲート長（Ｌｇ）は１μｍ、ゲート幅（Ｗｇ）は１０μ
ｍ 、 ５ｉ０２膜厚は２５０八である。最大伝達コ
ツダクタンスは５００ ｍｓ ７ｍｍという良好な特性
が得られている。
ｍ 、 ５ｉ０２膜厚は２５０八である。最大伝達コ
ツダクタンスは５００ ｍｓ ７ｍｍという良好な特性
が得られている。
なお以上の説明では、絶縁膜としてＧａドーフのシリカ
フィルムを用いた場合について説明したが、トリメチル
ガリウムをドーパントとして用いた熱ＣＶＤ法の５ｉ０
２膜を用いても同様であることはいうまでもない。また
、ＷＳｉＮ膜の代わ９に、他の高融点金属を主成分とし
た膜、たとえばＷＮ。
フィルムを用いた場合について説明したが、トリメチル
ガリウムをドーパントとして用いた熱ＣＶＤ法の５ｉ０
２膜を用いても同様であることはいうまでもない。また
、ＷＳｉＮ膜の代わ９に、他の高融点金属を主成分とし
た膜、たとえばＷＮ。
ＷＳｉ等でも同様の効果があることはいうまでもない。
発明の効果
以上述べたように、本発明の製造方法によれば、あらか
じめＧａをドープしたＳｉＯ２膜と、ＧａおよびムＳの
拡散を抑制できるＷＳｉＮ膜を用いているため、ＧａＡ
ｓ基板からのＧａおよび人Ｓの拡散がなく、むしろ、５
ｉ０２膜からのＧａにより、ＧａＡｓ表面に多数存在し
ているＧａ空孔を減少させ、非常に界面準位密度の少な
いＭＩＳ容量素子や、エンハンスメント型のＭＩＳＦＥ
Ｔが再現性良く製造されるものである。
じめＧａをドープしたＳｉＯ２膜と、ＧａおよびムＳの
拡散を抑制できるＷＳｉＮ膜を用いているため、ＧａＡ
ｓ基板からのＧａおよび人Ｓの拡散がなく、むしろ、５
ｉ０２膜からのＧａにより、ＧａＡｓ表面に多数存在し
ているＧａ空孔を減少させ、非常に界面準位密度の少な
いＭＩＳ容量素子や、エンハンスメント型のＭＩＳＦＥ
Ｔが再現性良く製造されるものである。
第１図は本発明の一実施例のＭＩＳ容量素子の製造方法
を示す断面図、第２図は第１図で示した本発明の製造方
法によるＭＩＳ容量素子と、従来の素子でのＣ−Ｖ特性
および界面準位密度の比較を示す特性図、第３図は本発
明の一実施例のエンハンスメント型ＭＩＳＦＥＴの製造
方法を示す断面図、第４図は第３図で示した本発明の製
造方法によるＭＩＳＦＩＣＴの静特性を示す特性図であ
る。 １・・・・・・ｎ型ＧａＡｓ基板、２・・・・・・シリ
カフィルム、３・・・・・・Ｇａドープ５ｉ０２膜、４
・・・・・・ＷＳｉＮ膜、５・・・・・・オーミック電
極。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名実
１ 図 １−ｎグＧａＡ ｓ１拠 ２−−−シリ刀フイＬム 第２図 くαＪ （ｂ） ゲート膚じ’Ｌ（ｖ） 、ｌ＆’ｌイＬ ’１，７％ （ｃｒｎ−’ｅｖ−’
）派
を示す断面図、第２図は第１図で示した本発明の製造方
法によるＭＩＳ容量素子と、従来の素子でのＣ−Ｖ特性
および界面準位密度の比較を示す特性図、第３図は本発
明の一実施例のエンハンスメント型ＭＩＳＦＥＴの製造
方法を示す断面図、第４図は第３図で示した本発明の製
造方法によるＭＩＳＦＩＣＴの静特性を示す特性図であ
る。 １・・・・・・ｎ型ＧａＡｓ基板、２・・・・・・シリ
カフィルム、３・・・・・・Ｇａドープ５ｉ０２膜、４
・・・・・・ＷＳｉＮ膜、５・・・・・・オーミック電
極。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名実
１ 図 １−ｎグＧａＡ ｓ１拠 ２−−−シリ刀フイＬム 第２図 くαＪ （ｂ） ゲート膚じ’Ｌ（ｖ） 、ｌ＆’ｌイＬ ’１，７％ （ｃｒｎ−’ｅｖ−’
）派
Claims (2)
- （１）ＧａＡｓ基板の一主面上に、ＧａをドープしたＳ
ｉＯ＿２膜を形成する工程と、前記ＳｉＯ＿２膜上に、
高融点金属を主成分とする膜を形成した後、熱処理を施
す工程を含むことを特徴とする半導体素子の製造方法。 - （２）ＳｉＯ＿２膜と高融点金属を主成分とする膜より
なるＭＩＳ容量構造をゲートとするＧａＡｓＭＩＳＦＥ
Ｔを形成することを特徴とする特許請求の範囲第１項記
載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7532789A JPH02253661A (ja) | 1989-03-27 | 1989-03-27 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7532789A JPH02253661A (ja) | 1989-03-27 | 1989-03-27 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02253661A true JPH02253661A (ja) | 1990-10-12 |
Family
ID=13573058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7532789A Pending JPH02253661A (ja) | 1989-03-27 | 1989-03-27 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02253661A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011519484A (ja) * | 2008-04-30 | 2011-07-07 | エルジー イノテック カンパニー リミテッド | 発光素子及びその製造方法 |
-
1989
- 1989-03-27 JP JP7532789A patent/JPH02253661A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011519484A (ja) * | 2008-04-30 | 2011-07-07 | エルジー イノテック カンパニー リミテッド | 発光素子及びその製造方法 |
| US8624278B2 (en) | 2008-04-30 | 2014-01-07 | Lg Innotek Co., Ltd. | Light emitting device with current blocking layer |
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