JPH02253343A - 出力保護装置 - Google Patents
出力保護装置Info
- Publication number
- JPH02253343A JPH02253343A JP1074325A JP7432589A JPH02253343A JP H02253343 A JPH02253343 A JP H02253343A JP 1074325 A JP1074325 A JP 1074325A JP 7432589 A JP7432589 A JP 7432589A JP H02253343 A JPH02253343 A JP H02253343A
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- JP
- Japan
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- output
- circuit
- computer
- abnormality
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- Pending
Links
- 230000005856 abnormality Effects 0.000 claims abstract description 25
- 230000007257 malfunction Effects 0.000 claims 1
- 230000002159 abnormal effect Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータのプログラムの暴走。
メモリの異常等によって引き起こされるプログラムの異
常のため、演算結果或いは制御情報が不正となシ、制御
手順がある規定された順序を逸脱した場合、情報がコン
ピュータによって制御される機器へ出力されることを防
止するための出力保護装置に関するものである。
常のため、演算結果或いは制御情報が不正となシ、制御
手順がある規定された順序を逸脱した場合、情報がコン
ピュータによって制御される機器へ出力されることを防
止するための出力保護装置に関するものである。
コンピュータにおいて、プログラムが正常に動作してｂ
るかどうかをチエツクし、異常があれば処理を停止させ
る方法として１次の例がある。
るかどうかをチエツクし、異常があれば処理を停止させ
る方法として１次の例がある。
ひとつは、タイマーをプログラムモジュール処理時間の
最長時間にセットし、プログラムモジュール処理が終了
するごとにリセットする。ここでもしタイマーの胸期時
間内にタイマーがリセットされない場合異常と判断し、
プログラムの実行を中止する方法である。他の方法とし
ては、プログラムの決められたモジュール処理のＲ工時
ｏカウンタ値ｎと１期待されるモジュール処理のカウン
タ値Ｎとを比較し、ｎとＮの値が等しい場合のみ正常と
し、異なった場合は異常と判断し、プログラムの実行を
停止する方法がある。
最長時間にセットし、プログラムモジュール処理が終了
するごとにリセットする。ここでもしタイマーの胸期時
間内にタイマーがリセットされない場合異常と判断し、
プログラムの実行を中止する方法である。他の方法とし
ては、プログラムの決められたモジュール処理のＲ工時
ｏカウンタ値ｎと１期待されるモジュール処理のカウン
タ値Ｎとを比較し、ｎとＮの値が等しい場合のみ正常と
し、異なった場合は異常と判断し、プログラムの実行を
停止する方法がある。
従来性われていた上記のようなプログラム異常検出力法
だけでは１例えば、コンピュータで機器を制御するシス
テムにおりては、プログラムを記憶しているメモリの破
壊等によってプログラムの内容が変化し、制御対象とな
る機器を指定する情報が間違って出力された場合、異常
な命令が実行これた後に検出されることになり、制御対
象外の機器に対して情報が出力されてしまうという課題
があった。
だけでは１例えば、コンピュータで機器を制御するシス
テムにおりては、プログラムを記憶しているメモリの破
壊等によってプログラムの内容が変化し、制御対象とな
る機器を指定する情報が間違って出力された場合、異常
な命令が実行これた後に検出されることになり、制御対
象外の機器に対して情報が出力されてしまうという課題
があった。
この発明は係る課題を解決するために、異常な機器指定
が行われたとしても１機器指定順序をあらかじめハード
ウェアで判定することによって。
が行われたとしても１機器指定順序をあらかじめハード
ウェアで判定することによって。
制御対象外の機器に対して情報が出力されることを防止
することを目的とする。
することを目的とする。
この発明に係る出力保護装置は、コンピュータの機器指
定順序を監視する順序判定回路を付加するとともに、順
序判定回路から出力される判定結果と書き込み信号とか
ら異常の有無を判定する異常判定回路を付加し、異常で
ある場合、書き込み信号が機器へ出力きれないようゲー
トを設けたものである。
定順序を監視する順序判定回路を付加するとともに、順
序判定回路から出力される判定結果と書き込み信号とか
ら異常の有無を判定する異常判定回路を付加し、異常で
ある場合、書き込み信号が機器へ出力きれないようゲー
トを設けたものである。
この発明におりでは、メモリ破壊等によってプログラム
に異常をきたし、誤った処理が行われ。
に異常をきたし、誤った処理が行われ。
機器の制御手順がある規定された順序を逸脱した場合、
これをハードウェアで検知し、対象外の機器への情報の
出力を防止する。
これをハードウェアで検知し、対象外の機器への情報の
出力を防止する。
第１図はこの発明の特徴をなす出力保護装置の構成図を
示したものである。ｆｉｌはコンピュータ。
示したものである。ｆｉｌはコンピュータ。
（２）ハコンピュータで制御される機器群ａ ｆ３ｔ
ｎ コアピユータ（１１から出力されるリセット信号
Ｒ８Ｔ＃アドレス信号ＡＤＤ及び書き込み信号ＷＲを受
け。
ｎ コアピユータ（１１から出力されるリセット信号
Ｒ８Ｔ＃アドレス信号ＡＤＤ及び書き込み信号ＷＲを受
け。
あらかじめ設定しておいたアドレス情報の出力順序通り
にアドレス情報が出力されているか否かを判定するため
の順序判定回路、（４）は順序判定回路（３）から出力
される判定結果とコンピュータ（１）から出力される書
き込み信号ＷＲとから異常の有無を判定する異常判定回
路、（５）は異常判定回路（４）で正常と判定されたと
きのみ外部機器（２）へ書き込み信号ＷＲを出力するた
めのゲート回路、（６）は順序判定回路（３１と異常判
定回路（４）とゲート回路（５）とで構成される出力保
護装置である。
にアドレス情報が出力されているか否かを判定するため
の順序判定回路、（４）は順序判定回路（３）から出力
される判定結果とコンピュータ（１）から出力される書
き込み信号ＷＲとから異常の有無を判定する異常判定回
路、（５）は異常判定回路（４）で正常と判定されたと
きのみ外部機器（２）へ書き込み信号ＷＲを出力するた
めのゲート回路、（６）は順序判定回路（３１と異常判
定回路（４）とゲート回路（５）とで構成される出力保
護装置である。
この発明における出力保護装ｆ！ｉＦｉ、上記のような
構成で実現できる。コンピュータ（１１には機器群１２
）に対する制御プログラムが格納されてシシ、このプロ
グラムに従い、順次１機器群（２）へ情報が送出これる
。このとき、コンピュータ（１１からは情報の他に誉き
込み信号ＷＲ及び情報の送ル先を示すアドレス信号ＡＤ
Ｄが８例えば第２図に示したタイミングで出力される。
構成で実現できる。コンピュータ（１１には機器群１２
）に対する制御プログラムが格納されてシシ、このプロ
グラムに従い、順次１機器群（２）へ情報が送出これる
。このとき、コンピュータ（１１からは情報の他に誉き
込み信号ＷＲ及び情報の送ル先を示すアドレス信号ＡＤ
Ｄが８例えば第２図に示したタイミングで出力される。
そこで、コンピュータ（１１から機器群＋２１に対して
送られる情報の送出順序があらかじめ設定されている順
序判定回路（３）は、この、あらかじめ設定されている
アドレス情報と現在コンピュータ（１）から出力されて
いるアドレス情報を比較判定し、結果を異常判定回路（
４）へ送出する。異常判定回路（４）では、この結果と
書き込み信号ＷＲとから正常か否かの判定を行い、正常
、すなわち機器群（２）の制御順序が正しければ、ゲー
ト（５）へ信号を送る。ゲート（５）はこの信号によっ
てゲートを開け、書き込み信号ＷＲを機器群（２）へ出
力する。異常、すなわち機器群（２）の制御順序が誤っ
ている場合は、当然書き込み信号ＷＲは機器群【２）に
対して出力されなり０このようにして誤った情報の機器
群（２）への出力を防止することができる。
送られる情報の送出順序があらかじめ設定されている順
序判定回路（３）は、この、あらかじめ設定されている
アドレス情報と現在コンピュータ（１）から出力されて
いるアドレス情報を比較判定し、結果を異常判定回路（
４）へ送出する。異常判定回路（４）では、この結果と
書き込み信号ＷＲとから正常か否かの判定を行い、正常
、すなわち機器群（２）の制御順序が正しければ、ゲー
ト（５）へ信号を送る。ゲート（５）はこの信号によっ
てゲートを開け、書き込み信号ＷＲを機器群（２）へ出
力する。異常、すなわち機器群（２）の制御順序が誤っ
ている場合は、当然書き込み信号ＷＲは機器群【２）に
対して出力されなり０このようにして誤った情報の機器
群（２）への出力を防止することができる。
この発明は以上説明した通シ、異常な情報が機器群（２
）へ出力される前に異常を検出し、異常な情報によって
機器が誤動作することを防止する効果がある。
）へ出力される前に異常を検出し、異常な情報によって
機器が誤動作することを防止する効果がある。
第１図はこの発明の一実施例を示す図、第２図はこの発
明の一実施例の信号タイミングの一例を示す図である。 図におりて、（１）はコンピュータ、（２）は機器群。 （３）は順序判定回路、（４）は異常判定回路、（５）
はゲ−ト。 （６）は出力保護装置である。 なお。 図中同一符号は同一または相当部分を示す。
明の一実施例の信号タイミングの一例を示す図である。 図におりて、（１）はコンピュータ、（２）は機器群。 （３）は順序判定回路、（４）は異常判定回路、（５）
はゲ−ト。 （６）は出力保護装置である。 なお。 図中同一符号は同一または相当部分を示す。
Claims (1)
- コンピュータと、コンピュータから出力される情報によ
つて制御される機器との間にあつて、前記コンピユータ
が誤動作したとき前記機器に対して誤つた情報が出力さ
れないようにするための出力保護装置において、前記コ
ンピュータから順次出力されるアドレス情報を取り込み
、このアドレス情報が、あらかじめ規定しておいた順序
通りに出力されているか否かを判定する順序判定回路と
、この順序判定回路から出力される判定結果及び上記コ
ンピュータから出力される書き込み信号とから異常の有
無を判定する異常判定回路と、この異常判定回路で正常
と判定されたときのみ上記機器へ書き込み信号を出力さ
せるゲート回路とで構成したことを特徴とする出力保護
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074325A JPH02253343A (ja) | 1989-03-27 | 1989-03-27 | 出力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074325A JPH02253343A (ja) | 1989-03-27 | 1989-03-27 | 出力保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02253343A true JPH02253343A (ja) | 1990-10-12 |
Family
ID=13543848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1074325A Pending JPH02253343A (ja) | 1989-03-27 | 1989-03-27 | 出力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02253343A (ja) |
-
1989
- 1989-03-27 JP JP1074325A patent/JPH02253343A/ja active Pending
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