JPH02249315A - ノイズ除去回路 - Google Patents

ノイズ除去回路

Info

Publication number
JPH02249315A
JPH02249315A JP7086889A JP7086889A JPH02249315A JP H02249315 A JPH02249315 A JP H02249315A JP 7086889 A JP7086889 A JP 7086889A JP 7086889 A JP7086889 A JP 7086889A JP H02249315 A JPH02249315 A JP H02249315A
Authority
JP
Japan
Prior art keywords
flip
noise
gate
output
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7086889A
Other languages
English (en)
Inventor
Tomoji Kondo
近藤 友二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP7086889A priority Critical patent/JPH02249315A/ja
Publication of JPH02249315A publication Critical patent/JPH02249315A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Noise Elimination (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分骨 本発明は、ディジタル機器間のインターフェースのノイ
ズ除去回路に関するものである。
従来の技術 近年、ノイズ除去回路はディジタル機器の安定動作のた
めにインターフェースに使われている。
以下、図面を参照しながら、上述した従来のノイズ除去
回路がないインターフェースの入力回路の一例について
説明する。
第3図は従来のノイズ除去回路がないインターフェース
の入力回路を示すものである。第3図において、1はク
ロック入力端子、2はデータ入力端子、3はフリップ、
8はデータ出力端子である。
まず、クロック入力端子1に第4図に示すクロック入力
信号aが入力され、データ入力端子2にデータ入力信号
すが入力されるとする。データ入力信号すには負極性の
ノイズh、及び正極性のノイズ1があるものとする。そ
してフリップフロップ10はクロック入力信号aの立ち
上がりエツジでデータ入力信号すを取り込み、データ出
力端子8に出力信号gを出力する。
発明が解決しようとする課題 しかしながら、上記のような構成では、データ入力信号
すの負極性のノイズh、及び正極性のノイズiがそのま
ま出力信号gに現われ、データを誤認識してしまうとい
う問題点を有していた。
本発明は上記問題点に鑑み、データ入力信号すにノイズ
が加わっても、そのまま出力信号gにノイズを出さない
ようにしたノイズ除去回路を提供するものである。
課題を解決するための手段 上記問題点を解決するために、本発明のノイズ除去回路
は、入力データをサンプリングする第1のフリップフロ
ップと、サンプリングされた人力データを1サンプリン
グクロック分シフトする第2のフリップフロップと、こ
れらの第1 、第2のフリップ70ツブの出力の一致/
不一致を検出するKXORゲート等の第1のゲートと、
サンプリングクロックを第1.第2のフリップノロツブ
の出力が不一致の時に無効にするNORゲート等の第2
のゲートと、第2のフリップ20ツブの出力をこの第2
のゲートで制御されたサンプリングクロックでサンプリ
ングする第3のフリップノロツブとを備えたものである
作用 本発明は上記した構成によ、−>で、データ入力信号に
ノイズが加わっても、そのまま出力信号にノイズを出さ
ないようにすることができ、正確なインターフェースを
行うことかできることとなる。
実施例 り、旧、本発明の一実施例のノイズ除去回路につ・で、
図面を参照しながら説明する。
第1には本発明の一実施例におけるノイズ除去回路の回
路図を示すものであろう第1図において、1はクロック
入力端子、2はデータ入力端子、7はフリップ70ツブ
、8はデータ出力端子で、以上は第3図の構成と同じも
のである。3,4はデータ入力信号すをシフl−する2
ビツトシフトレジスタを構成するフリップフロップ、6
はフリップフロップ3のQ出力Cどフリップフロップ4
のQ出力dを排他的論理和するEXf)Rゲート、6は
KXOEXORゲート力eとクロック入力信号δ、を論
理和し否定するN0Fi  ゲートである。
第2図は第1図の回路の各部の信号波形図を示すもので
あって、クロック入力端子1にクロック入力信号aが入
力され、データ入力端子2にデータ入力信号すが入力さ
れるとする。データbには負極性のノイズh及び正極性
のノイズiがあるものとする。フリップフロップ3,4
はクロック入力信号aの立ち上がりエツジでデータ入力
信号を取り込む。2ビットシフトレジスタ3.4のQ出
力c、dは、データ入力信号すをクロック入力信号aで
1クロツクずつシフトした信号である。、Q出力c、d
中のノイズh、1がクロック入力信号aの1クロツク幅
ならば、ノイズhliはq出力c、dに同一タイミング
でまたがらないことになる。従っでKXORゲート6で
Q出力c、dの排他的論理和を取り出力eを得ることに
より、Q出力c、dの一致/不一致が検出され、1クロ
ツク幅のノイズh、1は、不一致と検出され出力eは論
理“1″となり、2クロツク幅以上のデータ入力信号す
は、信号の変化点を除き一致と検出され出力eは論理f
1011となる。
NORゲート6はクロック入力信号へをノイズの有無の
検出信号eによってゲートし、ノイズを検出しでいない
出力eが論理” o ”の時、クロック入力信号へを反
転した信号fをフリップ70ツブ7に供給する。フリッ
プノロツブアはノイズを検出していない時のみクロック
fが供給されるので、出力dのノイズh、iを取り込む
ことはなく、フリップフロップ7のQ出力gにはノイズ
h、iは含まれない。
なお、クロック入力信号aの周波数を適当に選ぶことに
より、データ入力信号すとノイズh 、 i。
を分離することができる。
以上のように、本実施例によれば、入力データをサンプ
リングしシフトする2ビットシフトレジヌタ3,4と、
その出力の一致/不一致を検出するEXOF!ゲート6
と、サンプリングクロックをシフトレジスタ3.4の出
力が不一致の時に無効にするNORゲート6と、シフト
レジスタ4の出力をNORゲート6で制御されたサンプ
リングクロックです/プIIングするフリップフロップ
7を設けることにより、インパルス的な正・負極性のノ
イズを除去することができる。
発明の効果 以上のように、本発明によれば、第1.第2のフリップ
フロッグの出力の一致/バネ一致を検出する第1のゲー
トと、サンプリングクロックを第1゜第2のフリップフ
ロップの出力が不一致の時に無効にする第2のゲートと
、第2のフリップフロップの出力を第2のゲートで制御
されたサンプリングクロックでサンプリングする第3の
フリップフロップを設けることにより、インパルス的な
正・負極性のノイズを除去することができ、ディジタル
機器間のインターフェースでデータを誤認識することな
く、伝達を安定に行なうことができる。
【図面の簡単な説明】
第1図は本発明の一実施例におけるノイズ除去回路の回
路図、第2図は第1図の回路の各部の信号波形図、第3
図は従来例のインターフェ−7の入力回路図、第4図は
第3図の回路の各部の信号波形図である。 1・・・・・・クロック入力端子、2・・・・・・デー
タ入力端子、3,4.7・・・・・・フリップ70ツブ
、5・・・・・・EXOEゲート、6・・・・・・NO
Rゲート、8・・・・・・データ出力端子。 代理ノ、の氏名 弁理士 粟 野 重 孝 はか1名味 6 心 Q  %  QJ  %−− 派

Claims (1)

    【特許請求の範囲】
  1. 入力データをサンプリングする第1のフリップフロップ
    と、サンプリングされた入力データを1サンプリングク
    ロック分シフトする第2のフリップフロップと、上記第
    1、第2のフリップフロップの出力の一致/不一致を検
    出する第1のゲートと、サンプリングクロックを上記第
    1、第2のフリップフロップの出力が不一致の時に無効
    にする第2のゲートと、上記第2のフリップフロップの
    出力を前記第2のゲートで制御されたサンプリングクロ
    ックでサンプリングする第3のフリップフロップとを備
    えたノイズ除去回路。
JP7086889A 1989-03-23 1989-03-23 ノイズ除去回路 Pending JPH02249315A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7086889A JPH02249315A (ja) 1989-03-23 1989-03-23 ノイズ除去回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7086889A JPH02249315A (ja) 1989-03-23 1989-03-23 ノイズ除去回路

Publications (1)

Publication Number Publication Date
JPH02249315A true JPH02249315A (ja) 1990-10-05

Family

ID=13443966

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7086889A Pending JPH02249315A (ja) 1989-03-23 1989-03-23 ノイズ除去回路

Country Status (1)

Country Link
JP (1) JPH02249315A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001020783A1 (en) * 1999-09-13 2001-03-22 Rambus, Inc. Method and apparatus for reducing peak power consumption

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001020783A1 (en) * 1999-09-13 2001-03-22 Rambus, Inc. Method and apparatus for reducing peak power consumption

Similar Documents

Publication Publication Date Title
US5008902A (en) Automatic baud rate detection
US5001374A (en) Digital filter for removing short duration noise
JP2522140B2 (ja) 論理回路
JPH0129093B2 (ja)
JPS62243416A (ja) スリツプ条件の検出回路
JPH02249315A (ja) ノイズ除去回路
CA1310711C (en) Two-stage synchronizer
JPH03127526A (ja) 同期化装置
ATE28770T1 (de) Einfach getaktete verriegelungsschaltung.
EP0110104B1 (en) Edge-triggered latch circuit
JP2002199031A (ja) 擬似3値信号伝送のためのデータ受信装置およびデータ通信システム
JPH10126228A (ja) デジタル波形整形回路
JPS61239740A (ja) 同期信号検出装置
JPH02179115A (ja) デジタル信号処理回路
JP2712725B2 (ja) 並列ディジタル信号のラッチ装置
JPS61105922A (ja) 入力ラツチ回路
JPH01194709A (ja) 位相判別回路
JPS5979409A (ja) デイジタル信号復元方式
JPH0378025B2 (ja)
SU917357A1 (ru) Делитель частоты на три
JPH0479632A (ja) ビット位相同期回路
JPH01226212A (ja) 入力データ−クロック間の位相調整用回路
SU1522188A1 (ru) Устройство дл ввода информации
JPH04307372A (ja) エッジ検出回路装置
JPH0653951A (ja) 直列データ信号をインターフェースする方法及び装置