JPH02249304A

JPH02249304A - 制御回路

Info

Publication number: JPH02249304A
Application number: JP7129189A
Authority: JP
Inventors: Momoyuki Tanii; 谷位　伯亨
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-03-22
Filing date: 1989-03-22
Publication date: 1990-10-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、負荷回路の動作を制御する制御回路に関す
るものである。

〔従来の技術〕

第７図は従来の制御回路を示すブロック図であり、図に
おいて、１はクロックパルスを発生するクロック発振器
、２はクロック発振器１がらのクロックパルスから、必
要とする正弦電圧波形の時間を制御するタイミングを発
生するフリップフロップ回路、３はフリップフロップ回
路２がらのタイミングを基に出力サイン電圧波形を発生
させるアクティブフィルタ、４は正弦電圧波形の振幅を
制御する電圧をアクティブフィルタ３に与える基準電源
回路である。

次に動作について説明する。

クロック発振器１から出力されるクロックパルスをフリ
ップフロップ回路２に入力し、該フリップフロップ回路
２で、必要とする正弦電圧波形の時間を制御するタイミ
ングクロックを発生させ、アクティブフィルタ３に与え
る。アクティブフィルタ３はフリップフロップ回路２の
出力するタイミングクロックの時間によって、基準電源
回路４から与えられる電圧値を最大値として正弦波を出
力する。それぞれの出力信号を第８図に示す。

〔発明が解決しようとする課題〕

従来の制御回路は以上のように構成されているで、必要
とする正弦波形のくり返し時間はクロック発振器の発振
周波数で決定されていたため、正弦波形の周波数を変化
させたい場合はクロック発振器の周波数を変更すること
（すなわちクロック発振器の交換）が必要となり、正弦
波形を任意の周波数に設定することが容易でないという
問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、カウンタの出力信号に応じて連続した振幅を
持つメモリ出力をディジタルアナログ変換器に与えるこ
とにより、正弦波形のくり返し等所望の波形を容易に設
定できる制御回路を提供することを目的とする。

〔課題を解決するための手段〕

この発明に係る制御回路は、メモリの出力である複数ビ
ットのディジタル信号により、ディジタルアナログ変換
器の動作を制御することにより、出力正弦波形のくり返
し周波数を容易に変化させることができるようにしたも
のである。

〔作用〕

この発明においては、クロックパルスをカウントするカ
ウンタの複数ビットの出力信号により、メモリのアドレ
スを設定し、そのアドレスにあらかじめ記憶された複数
ビットの出力信号により、ディジタルアナログ変換器を
制御する。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図において、１はクロックパルスを発生するクロッ
ク発振器、５はクロック発振器１からのクロックをカウ
ントするカウンタ、６はカウンタ５の出力にてアドレス
の複数ビットが指定され、カウンタ５の出力によって呼
び出される所定の内容を有するアドレス群が予め記憶さ
れているメモリ、７はメモリ６の出力が安定した時にメ
モリ６の出力をクロック発振器１からのクロックパルス
と同期してラッチするレジスタ、８はレジスタ７の複数
出力ビットによって正弦波を発生させるディジタルアナ
ログ変換器、９は正弦波の最大振幅を制御する電圧をデ
ィジタルアナログ変換器８に与える電源回路である。

次に動作について説明する。クロック発振器１から出力
されるクロックパルスをカウンタ５でカウントし、カウ
ンタ５でカウントされたカウント出力信号がメモリ６の
アドレス設定信号となり、メモリ６に入力される。メモ
リ６には予め入力アドレス設定信号に対応して例えば正
弦波形を出力できるようディジタルアナログ変換器８を
制御する動作内容が記憶されており、カウンタ５の出力
信号に応じ動作内容を出力する。カウンタ５がカウント
を開始し、そのカウント出力信号に応じ、ディジタルア
ナログ変換器８を動作させる制御信号が出力され続け、
ディジタルアナログ変換器８は制御信号に応じた電圧を
出力する。この連続ｔ７た動作により正弦波形をディジ
タルアナログ変換器８は出力する。クロックパルスと出
力正弦波形の関係を第２図（ａ）に示す。

このような本実施例によれば、出力されるべき正弦波形
の各振幅の値をメモリ６に連続して入力しておくことに
より、出力正弦波形のくり返し周波数を任意に設定でき
るすることができる。また、従って第２図Ｇ）、　（Ｃ
）に示すように、出力電圧波形を三角波、方形波等に設
定することもできる。

また１、第３図は本発明の他の実施例による制御回路を
示すブロック図であり、第４図はその時の動作波形図で
ある。図において、１はクロックパルスを発生するクロ
ック発振器、５はクロック発振器１からのクロックをカ
ウントするカウンタ、６はカウンタ５の出力にてアドレ
スの複数ビットが指定され、カウンタ５の出力によって
呼び出される所定の内容を有するアドレス群が予め記憶
されているメモリ、７はメモリ６の出力が安定した時に
メモリ６の出力をクロックパルスと同期してラッチする
レジスタ、８はレジスタ７の複数出力ビットによって正
弦波を発生させるディジタルアナログ変換器、９は正弦
波の最大振幅を制御する電圧をディジタルアナログ変換
器８に与える電源回路、１０はメモリ６のサブルーチン
動作を制御するためにレジスタ７によりメモリ６にフィ
ードバックされるサブルーチン制御信号（第４図（Ｃ）
）である。

次に動作について説明する。

本実施例では第３図に示すとおり上記実施例のメモリ６
にレジスタからのサブルーチン制御信号１０をフィード
バックさせることにより、ディジタルアナログ変換器８
の動作を制御するための所定の内容が予め記憶されたメ
モリ６のアドレスを制御するように接続している。

このような本実施例においては、ディジタルアナログ変
換器８に与える制御信号をサブルーチン制御信号１０で
制御することにより、第４図に不すように、正弦波のく
り返し周期に合わせ、振幅を任意に変化させることがで
きる効果がある。

また、第５図は本発明のさらに他の実施例による制御回
路を示すブロック図であり、第６図はその動作波形図で
ある。図において、１はクロックパルスを発生するクロ
ック発振器、５はクロック発振器１からのクロックをカ
ウントするカウンタ、６はカウンタ５の出力にてアドレ
スの複数ヒツトが指定され、カウンタ５の出力によって
呼び出される所定の内容を有するアドレス群が予め記憶
されているメモリ、７はメモリ６の出力が安定した時に
メモリ６の出力をクロックパルスと同期してラッチする
レジスタ、８はレジスタの複数出力ビットによって、正
弦波を発生させるディジタルアナログ変換器、９は正弦
波の最大振幅を制御する電圧をディジタルアナログ変換
器８に与える電源回路、１０はメモリ６のサブルーチン
動作を制御１１はメモリ６のサブルーチン動作を停止さ
せるためにレジスタ′１よりカウンタ５にフィードバラ
（ｄ）りされるサブルーチン停止信号（第６１榊）である。

次に動作について説明する。

本実施例では第５図に示すとおり上記実施例のメモリ６
の出力信号のうち１ビツトがサブルーチン停止信号１１
となっており、カウンタ５のカウント出力の任意の値に
応じ、サブルーチン停止信号１１が、メモリ６に記憶さ
れている。カウンタ５がカウントを開始し、そのカウン
ト出力信号に応じディジタルアナログ変換器８を制御す
る制御信号が出力され続けるが、前記任意の値に設定し
ておいたカウンタ値まで（るとサブルーチン停止信号１
１がカウンタ５にフィードバックされ、カウンタ出力が
任意の値に設定しておいたカウンタ値に保持され、メモ
リ６に与えられる。この動作によりカウンタ５のサブル
ーチン動作は停止し、前記任意の値に設定しておいた、
カウンタ値に応じてメモリ６に記憶されていたディジタ
ルアナログ変換器８を制御する制御信号の状態を保持す
る。

このようにして保持される出力正弦波形を第６図に示す
。

このような本実施例によれば、任意の時間に制御回路の
サブルーチンを停止でき、ディジタルアナログ変換器８
の出力正弦波形を任意の状態に保持できる効果がある。

〔発明の効果〕

以上のように、この発明によれば、メモリの出力信号に
より、出力正弦波のくり返し周波数、振幅が、カウンタ
の任意の値に応じて、任意の値となるよう、ディジタル
アナログ変換器を制御するようにしたので、所望のくり
返し周波数、振幅を有する出力正弦波形を得ることがで
きる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による制御回路を示すブロッ
ク図、第２図は第１図の回路の各部の信号波形を示す図
、第３図、第５図は本発明の他の実施例による制御回路
を示すブロック図、第４図。第６図はそれぞれ第３図、第５図の回路の各部の信号波
形を示す図、第７図は従来の制御回路を示すブロック図
、第８図は第７図の回路の各部の信号波形を示す図であ
る。図において、１はクロック発振器、２はフリップフロッ
プ回路、３はアクティブフィルタ、４は基準電源回路、
５はカウンタ、６はメモリ、７はレジスタ、８はディジ
タルアナログ変換器、９は電源回路、１０はサブルーチ
ン制御信号、１１はサブルーチン停止信号である。なお図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

（１）クロックパルスを発生するクロック発振器と、該クロック発振器からのクロックをカウントするカウン
タと、該カウンタの出力にてアドレスの複数ビットが指定され
、該カウンタの出力によって連続して呼び出される所定
の内容を有するアドレス群が予め記憶されているメモリ
と、該メモリの出力が安定した時にメモリの出力をクロック
パルスと同期してラッチするレジスタと、該レジスタの
複数ビット出力のディジタル信号をアナログ信号に変換
するディジタルアナログ変換器とを備えたことを特徴と
する制御回路。
（２）クロックパルスを発生するクロック発振器と、該クロック発振器からのクロックをカウントするカウン
タと、該カウンタの出力にてアドレスの複数ビットが指定され
、該カウンタの出力によって連続して呼び出される所定
の内容を有するアドレス群が予め記憶されているメモリ
と、該メモリの出力が安定した時にメモリの出力をクロック
パルスと同期してラッチするレジスタと、該レジスタの
複数ビット出力のディジタル信号をアナログ信号に変換
するディジタルアナログ変換器とを有する制御回路にお
いて、上記メモリに上記レジスタからのサブルーチン制御信号
をフィードバックさせることにより、所定の内容が予め
記憶された上記メモリのアドレスを制御し、上記ディジ
タルアナログ変換器の動作を制御するようにしたことを
特徴とする制御回路。
（３）クロックパルスを発生するクロック発振器と、該クロック発振器からのクロックをカウントするカウン
タと、該カウンタの出力にてアドレスの複数ビットが指定され
、該カウンタの出力によって連続して呼び出される所定
の内容を有するアドレス群が予め記憶されているメモリ
と、該メモリの出力が安定した時にメモリの出力をクロック
パルスと同期してラッチするレジスタと、該レジスタの
複数ビット出力のディジタル信号をアナログ信号に変換
するディジタルアナログ変換器と、上記メモリに上記レジスタからのサブルーチン制御信号
をフィードバックさせることにより、所定の内容が予め
記憶されたメモリのアドレスを制御し、上記ディジタル
アナログ変換器の動作を制御するようにした制御回路に
おいて、上記カウンタに上記レジスタからのサブルーチン停止信
号をフィードバックさせることにより、カウンタ出力が
任意の値に設定しておいたカウンタ値に保持され、上記
メモリに与えられるようにし、その保持信号に応じ、上
記ディジタルアナログ変換器の動作を制御するようにし
たことを特徴とする制御回路。