JPH02238746A - 非同期通信における信号衝突検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、非同期通信において信号の衡突を検出する装
債に関する． ［従来技術１ 通信システムは、少な《とも１つのマスターノードと、
これに１本の非同期データバスを介して接続され情報や
命令を電気的に交換する多ベのノードからなる．ノード
とは情報を発生し符号化してデータバスに送り，また別
のノードから送られてきたデータバス上の情報を復号し
処理する電子回路の一群である．各ノードは更に外部物
理的世界を繋ぐリンク、即ち外部環境を監視するモニタ
ーからの情報を受け取り，操作員に情報を提供しマスタ
ーノードとは，他のノードからの要求がな《ともメッセ
ージを伝達することができるノードである．マスターノ
ードはアクティブ状態かインアクティブ状態にある．ア
クティブ状態の時は他のノードにメッセージを送り，イ
ンアクティブ状態の時は他のノードにメッセージを送ら
ない．本発明に関連するシステムは，いつでもデータバ
ス上にアクティブなマスターノードが１つしかない．し
かし，多くの異なるマスターノードが手順に応じてアク
ティブやインアクティブ状態になる．この手順は本発明
とは無間係なので省略する．上述のデータバスには，互
いに通信し合う機能がなくアクティブ状態のマスターノ
ードからの要求を受けた時にデータバスに情報を伝送す
るスレーブノードも接続されている．以下の説明では、
スレーブノードとインアクティブなマスターノード、即
ちアクティブなマスターノードからの情報及び命令を受
け取るノード、を応答ノードと呼ぶことにする． 本発明に特に係わる動作モードを重要イベントボール（
ｓｉｇｎｉｆｉｃａｎｔ　ｅｖｅｎｔ　ｐｏｌｌ）と呼
ぶ．このモードでは，アクティブなマスターノードはデ
ータバスに１つの質問または要求メッセージを出し、こ
れが少な《とも２つの応答ノード、場合によっては全応
答ノードに伝送され，これらの応答ノードのいずれかま
たは全てが返答メッセージを返送する．返答メッセージ
は、要求された動作が行なわれたことを確認するか，あ
るいは応答ノードがある外部条件の測定または変化のよ
うな外部イベントに関する情報を持っていることを確認
する．このようなシステムが小規模で応答ノードのいず
れもが応答する時，この動作モードは大幅にバス使用時
間、即ち占有時間の節約が可能である．また、膨大な数
のノードが同様に応答するような状況もある．例えば，
多くの応答ノードの存在と識別番号を調べるのにＳＥＰ
が用いられるような場合であるが、これはシステムの始
動時にシステム上の各マスターノードの識別番号をまと
めたリストを作るのに便利である．このように、ＳＥＰ
モードでは，１つ以上の応答ノードが質問メッセージに
ほぼ同時に応答する場合が非常に多《起こり，返答メッ
セージの衡突と言われる現象が生じる結果となる． 返答メッセージを含む全てのメッセージには，特定のフ
ォーマットのブリアンプルが備えられており、これが破
壊されることによって衡突が起きたことが知らされる．
しかし、時として３つ以上の返答メッセージが同時に重
なり合い、マスターノードは開始ビットの存在、即ち返
答メッセージの存在すら検出できないような状況もある
．このような場合、アクティブなマスターノードは，ど
のノードが質問メッセージに応答したかを判別するため
の別のポーリング処理に進むことができな上述のような
通信システムでは，メッセージは１対の撚り線を用いた
データバスに異なる電圧レベルをかけることによって伝
送することが多い．ここで用いられる差動信号は，１対
の撚り線のプラス側の導体の電圧がマイナスの導体の電
圧より高い状態が論理ｒＮを表し、これとは反対の状態
が論理「０」を表す．データバスに信号がない時、電圧
はフロートし不確定状態になる．例えば、９６００ビッ
ト／秒で伝送する時、各ビットは上記電圧間係の内のど
ちらかを約１０４μ秒間データバス上に保持することに
よって表される．勿論これ以外の伝送速度も可能である
．データハス上の通信には、パッケージ内に並列／直列
変換器及び直列／並列変換器を備えたＵ　Ａ　Ｒ　Ｔ　
（Ｕｎｉｖｅｒｓａｌ　Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｒ
ｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）の名で知ら
れる標準品マイクロ回路を用いるのが好都合である．ま
た，データバスの送信と受信に適合した適正なイ器及び
受信増幅器も必要である．この部品には、ＲＳ−４８５
のように複数のノードが接続されたデータバスに用いる
ことができる種々の通信ドライバ／レシーパであればど
れでも用いることができる．ＲＳ−４８５については１
９８３年４月に出版されたＥＩＡスタンダード、ＲＳ−
４８５に詳細に説明されている． 受信側のノードが適正に同期されメッセージが正確に受
信されることを確認するには、各メッセージの各バイト
の前に開始ビットがなくてはならない．即ち、各バイト
の始めにおいて、ＲＳ−４８５ではデータバスに論理「
１」から論理「０」への遷移を伝え、この論埋「０」を
１ビット期間保持するように設計されている．また，各
バイトの終端は１ビット期間の論理「ｌ」で印されてい
る．メッセージ内の最初のバイトは，論理ｒｌＪが配置
されこれに続いて論理「０」が所定ビット期間配置され
た開始ビットを有することがある．この場合，システム
の全ノードはメッセージの第１バイトにある開始ビット
を認識し、それによって電圧遷移にて伝送側のノードと
適正に同期を取り、正確にメッセージを受信することが
できる．開始ビット波形内の信号レベルの持続時間は，
短期間開始ビットの信号レベルと同じレベルを示すノイ
ズパルスと開始ビットとを間違いなく区別するのに十分
な長さである． 様々な理由により，複数の応答ノードが同時にメッセー
ジを伝送する時、完全には位相が合わず，開始ビットの
波形も同一とならない．特に、質問メッセージを受け取
ってからブリアンプルの最初のバイトの開始ビットの時
に不一致が生じる場合がある．したがって、このように
重なっている時は開始ビットの波形もメッセージもアク
ティブなマスターノードによって開始ビットとして認識
され得ない．返答メッセージの開始マークの存在をアク
ティブなマスターノードが認識できなければ、応答ノー
ドのポーリングを開始して質問メッセージにどのノード
が応答したかを判別することができない． したがって、メッセージの開始を表す波形が別のメッセ
ージ波形と重なり合って破壊されたために重要な返答メ
ッセージがアクティブなマスターノードに読み込まれな
いということも起こり得る．この問題は米国特許第４６
８９７８６号において，返答メッセージが必然的に発生
される状況で認められている．この場合、返答メッセー
ジがないと衡突を指示するものと理解され、再伝送する
ことによってこの問題は解決できる。しかし、本発明で
は重要イベントボール質問メッセージに応じて返答メッ
セージがないこともあるので上述の例は本発明で扱う問
題と異なる． また，米国特許第４０６３２２０号は、データバス上に
ある信号を監視し，この信号を伝送された信号と比較す
ることによってデータの衡突を検出するシステムを開示
している．比較の結果得られる信号間の差によって衡突
が指示され、ネットワーク中のアクティブなマスターノ
ードはこれら元の伝送にはアクセスしない． ［発明の概要１ 返答メッセージの衡突が見逃されるまたは検出されない
という問題は，他のノードからの同時応答を明白にする
信号を伝送するマスターノードにおいて、同時返答メッ
セージが形成する複合信号内に通常より短いパルスが存
在することを検出できる回路を付け加えることによって
解決することができる． ビット期間が約１００μ秒の複合信号によって生成され
る波形の場合、常に約ｌＯμ秒より長く，約５０μ秒よ
り短い個々のパルス（所定の信号レベル間の連続する電
圧連移間の間閘》が多く含まれることが発見された．ビ
ット間隔の少なくとも１０％のパルスによって同時メッ
モージの存在を指示する場合，１００μ秒より長いまた
は短いビット間隔を有する波形についても同じ関係が成
り立つ．これらのパルスを感知することによって、メッ
セージの衡突を検出することができ、アクティブなマス
ターノードによって衡突を解決する処理を実行させるこ
とができる． したがって、本発明の目的は、誤動作の確率が少なくデ
ータバス上の複数のノードに対して同時にポーリングを
行なうことができる非同期通信システムを提供すること
である。

また，本発明の他の目的は、質問メッセージまたは要求
メッセージに応じて送られる複数のメッセージ間の衡突
を検出する検出器を提供することである． 本発明のさらに別の目的は、ネットワークのノードのポ
ーリング過程を個々に行なう必要がある状態の存在を判
別することができる検出器を擾供することである． ［実施例１ 第１図は、本発明が実施される通信ネットワークの機能
ブロック回路図である．参照番号ｌＯをイ寸されたノー
ドＮ、ノードＮ＋１　　４０、ノードＮ＋２４１等、全
ノードはネットワーク３９上の同時に伝送された２つ以
上のメッセージの衡突を検出しなければならない．各ノ
ード１０、４０、４ｌは、入力信号路４２及び出力信号
路４３を介して外部装置と通信するマイクロコンピュー
タｌｌを備える．信号路４２はスイッチ、測定して値を
デジタルで出力する装置、キーボード、更に他のマンー
マシン入力インターフェース等を接続する．信号路４３
に送られる信号には、サーボモータ，ボイスコイル等の
外部装置、種々の形式の表示装置やデータロガーに送ら
れる命令を含む．ノード１０は別のノード４０及び４ｌ
とプラスの第１導体３７及びマイナスの第２導体３８が
らなる一対の撚り線データバス３９を介して通信するこ
とができる．このような撚り線データバス３９では、デ
ータは指定されたタイムスロット内にまたは所定の速度
で連続的に直列に伝送されなければならない．一対の撚
り線データバスはノイズに対して強い点で、アースを有
する単線データバスより好ましい． マイクロコンピュータ１１は通常８ビットまたは１６ビ
ットの並列データを処理する．したがって、この並列デ
ータを一対の撚り線データバス３９を介して伝送するに
は、直列に変換しなければならない。この処理は伝送ド
ライバｌ６及び受信増幅器２４に接続されたＵ　Ａ　Ｒ
　Ｔ　（ｕｎｉ　ｖｅｒｍ　ａｓｙｎｃｈｒｏｎｏｕ　
ｓ　ｒｅｃｅｉｖｅｒ　ｔｒａｎｓｍｉｔｔｅｒ　）回
路１４によって行なわれる．これらの装置は、ＲＳ−４
８５に準拠した通信プロトコルの一部として電子通信工
業界で共通に用いられている．ドライバｌ６は撚り線通
信バス３９に差動型信号を発生し，導体３８上のこの信
号の電圧波形は導体３７を通る電圧波形に転写される．
この信号の例として，第２図に導体３７上を通過する波
形ＶＮ＋と、導体３８上を通過する波形ｖＮ−が示され
ている．伝送ドライバｌ６がアクティブでない時、波形
部分１００，１０５は、以前に行なわれた信号伝送の間
にラインキャパシタンスとして残された意味のない電圧
を示し，これは終端抵抗５０．５５を介して徐々に放電
する．導体３７、３８上の信号の転写像特性を第２図に
示す．波形部分１０１が波形部分１０６に転写され、波
形部分１０２が波形部分１０７に転写されている．また
、波形部分１０３、１０４は夫々波形部分１０８，１０
９に転写されている．簡略化するため、波形部分１０１
．１０３．１０７、１０９の電圧は全て共通の５ボルト
とし、波形部分１０２，１０４，１０６，１０８も全て
共通の０ポルトとする．また，グラフの横軸の大目盛は
２０８μ秒、大目盛間の小目盛は１０４μ秒を表すこと
とする．これらの値は、通信ネットワークで各ビットが
１０４μ秒を占める９６００ボーの標準転送速度に適合
するように選択された．また，波形１０１．１０６の中
断は、途中の時間経過を表しており、したがって、各波
形１０１．１０６は数百ミリ秒位の長さを有する場合も
ある．ＵＡＲＴ１４は８ビット並列信号路ｌ２を介して
マイクロコンピュータ１１と通信する．データ伝送は少
な《とも２本の独立した信号路、即ちチップイネーブル
（ＣＥ）及びデータ方向（ＤＤ）を含む制御信号路ｌ３
を介して制御される．マイクロコンピュータ１１は，チ
ップイネーブル信号を信号路１３にまたＵＡＲＴ　ｌ　
４がマイクロコンピュータ１ｌに８ピットバイトの信号
を伝送するのかあるいはマイクロコンピュータ１ｌがＵ
ＡＲＴ１４に８ビットバイト信号を伝送するのかを指定
するデータ方向信号を信号路ｌ２に供給することによっ
て、ＵＡＲＴ１４にデータ伝送が行なわれることを知ら
せる． ＵＡ　ＲＴ　ｌ　４が８ビットバイト信号を内部に記憶
すると，インバータｌ９に伝送信号（Ｒ　Ｔ　Ｓ　）を
供給する．この信号はドライバｌ６及び受信増幅器２４
にも伝送される．データ伝送が望まれる時、ＵＡＲＴｌ
４はインパータ１９を介して信号路２ｌにデータ伝送を
指示する所定の電圧レベルを有する出力電圧を供給する
，ＵＡＲＴＩ　４は信号路１２上の８ビットバイトの並
列信号を、１０４μ秒間隔で発生される連続ビットを表
す個々の直列論理レベルの波形に変換し、信号路ｌ５を
介してドライバｌ６に供給する．ドライバｌ６は第２図
の説明で示された適正な電圧を信号路１７、ｌ８に送出
し、これによって導体３７．３８が駆動され一対の撚り
線通信路３９に信号電圧が供給される． 直列データの各８ビットバイトは前述のように開始ビッ
トの後に配置されなければならないという要求がある．
第２図において、波形ＶＮ＋で表された開始ビットは、
部分１０１の少なくとも１０４μ秒の連続した高レベル
部分で、これに続いて波形部分１０１から１０２の高レ
ベルから低レベルへの遷移があり、その次に波形部分１
０２の低レベルが続く．波形部分１０２は通常１０４μ
秒を占める．メッセージの最初のバイトの前に高レベル
部分が１０ビット期間続く開始ビットがある．データの
各バイトはその直後に部分１０１’で示されるように１
ビット期間の高レベルからなる終了ビットが配潰されて
いる．開始ビットの転写像は第２図の波形■Ｎ−で表さ
れ、波形部分１０６，１０７として導体３８によって伝
送される．波形部分１０２の基準長は、第２図に示すよ
うに１ピット間隔の１０４μ秒と決めたので、この基準
からかなり大幅にずれても、各ノードＮ＋１　　４０、
Ｎ＋２　　４１等の開始ビットを検出する機能には影響
を与えない．開始ビットの検出後，８ビットバイトのデ
ータピット、即ち波形部分１０３，１０８で表されるビ
ットｌ、２及び波形部分１０４，１０９で表されるビッ
ト３−５がドライバ１６によって伝送される．波形■Ｎ
＋の高レベルが二進数のｒＮを表すとすると，波形ＶＮ
＋及びＶＮ−は二進数のｒｌ　１０００　１　１　０Ｊ
を表す．開始ビットによって後続のバイトを受信する他
のノードを同期させることができる． データバス３９を介して伝送された信号の受信は受信増
幅器２４によって開始される．受信増幅器２４は、信号
路３７．３８に接続された導体３２、３３を介して電圧
信号を十及び一人力で受信する．増幅器２４は、信号路
２ｌ上の制御信号をドライバｌ６をイネーブルするのと
反対のレベルに設定することによってイネーブルされる
．したがって、ドライバｌ６と増幅器２４が同時にイネ
ーブルされることは決してなく、少なくとも３つのノー
ド、即ち２つの伝送ノードと１つの受信ノ一ドが衡突に
関連している．増幅器２４は作動２レベル増幅器であり
、信号路３２から増幅器２４の十端子に供給された電圧
が信号路３３から一端子に供給された電圧より高ければ
信号路３４上の出力は第１のレベルになり，その逆の場
合第２のレベルになる．したがって，波形部分１０１及
び１０６に示されるように，■Ｎ＋が■８−より大きい
ときは、増幅器２４の出力ＶＲは第１のレベルとなる。

第１のレベルとは「高」レベル、または第２のレベルよ
り高いレベルと考えても良く、以降５．０ボルトとする
． 増幅器２４の十入力端子に供給される信号路３２上の電
圧レベルが一人カレベルに供給される信号路３３の電圧
レベルより低い時、増幅器２４の出力電圧は第２のレベ
ルになる．第２のレベルは相対的に低いレベルと考えら
れ，以降０ポルトとする．増幅器２４はその出力レベル
を、十及び一端子に印加される電圧差が逆転するだけで
なく、逆方向に小さな電圧差が生じるまで維持する．即
ち、電圧ＶＮ−が電圧ＶＮ＋より１ボルトの数分の１、
例えば０．２ボルト大きければ、増幅器２４の出力は高
レベルから低レベルに移行する．各ノード１０、４０、
４１等は，ＵＡＲＴ１４及びこれに関連する伝送器ドラ
イバ１６．受信増幅器２４を備えており、これらは上述
と完全に同一に動作する．しかしながら，良く知られて
いるように、製造時の許容範囲、経年５供給電力の差、
その他の影響によって、全てのドライバｌ６が高レベル
または低レベルの電圧を伝送する時同一レベルの電圧を
発生するとは限らない．また、十出力端子１７及び一出
力端子ｌ８についても同様のことが言える．同様に、受
信増幅器２４についても、十及び一端子に供給される電
圧の差に対する感度に関して個々のノードで異なること
がある．例えば、ある増幅器２４では，十入力端子の電
圧が一人力端子の電圧より０．２ボルト低下した時に信
号路３４に送出される出力の状態が変化し、他の増幅器
２４では電圧差が０．１５ボルトまたは０．２５ボルト
になった時に出力状態の変化が起こることもある．これ
らのドライバ及び増幅器の特性は、本発明を実施する際
に影響を及ぼす重要な事項である． ３つのノードのドライバｌ６から同時に伝送された信号
の所謂「衡突］の様子が第２図の複合信号ＶＰ＋及び■
２−によって示されている．簡略化するために、信号路
３９は電圧分割器として動作し、増幅器２４の入力端子
の電圧はアクティブなドライバ１６全での出力電圧（信
号路３９）の平均であるとする．波形■．、ＶＰ−に影
響を与えるドライバ１６の１つは、他のドライバの出力
と組み合わされて、波形ＶＮ＋及びＶＮ一の出力を有す
る．他の波形は夫々開始ビットと情報を表す位相及び波
形ＶＮ＋及び■８−とは異なる内容を有する．多くのド
ライバｌ６が同時にアクティブになると信号路３９上の
複合波形は非常に複雑になるが、上述のように仮定した
波形も現実的なものである．したがって、波形■Ｐ＋の
部分１２０はドライバ１６の全てが高レベル信号を出力
している状況を表しており、波形部分１２１は２つのア
クティブドライバｌ６があり，１つは高レベル，他の１
つは低レベルの信号を出力している状態を表しており、
平均は高レベル及び低レベルの中間である．波形部分１
２２は、アクティブなドライバｌ６が３つあり、１つは
低レベル（０ポルト），他の２つは高レベル（５ボルト
）を出力しており、これら３つの出力の平均は３．３ボ
ルトであることを示している．波形部分１２５、１２７
，１２８は、２つのドライバｌ６が低レベル電圧を出力
し、１つが高レベル電圧を出力しており、平均電圧は１
．　　７ボルトであることを表している．波形Ｖｐ一は
波形ｖＰ＋の耘写像であるので．これらの波形の電圧レ
ベルの和は常に５ボルトである． 電圧差は波形Ｖ，＋−ｖＰ−で示されている．ドライバ
１６からの出力波形には開始ビットが含まれているが、
この複合波形ＶＰ＋−Ｖ，一の分析からは、導体３７．
３８上の電圧の差が開始ビットを識別するのに必要な５
２μ秒間０ポルトの基準線を横切らないので、開始ビッ
トは識別されない．例えば，波形Ｖｐ＋、■２−の立ち
下がりパルス１４０，１４１は各々負債を２５μ秒間保
持しているが、これは開始ビットを識別するのに十分な
時間ではない．パルス１４２は負の電圧差値を３５μ秒
保持しているが，ＵＡＲＴｌ４によって開始ビットが認
識されるには十分な時間ではない．しかし、波形ＶＰ＋
−■，一の立ち下がりパルスｌ４０，１４１．１４２は
波形ＶＲのパルス１５０，１５１．１５２に示すように
、増幅器２４の出力に電圧遷移を起こすことができる．
パルス１５０、１５１．１５２は、波形ＶＰ＋−ＶＰ−
が七ロを横切ったことに対応してレベルが変化したもの
である．波形ＶＲの低信号レベルの期間は，ＵＡＲＴ１
４がこれらを開始ビットであると識別する程十分ではな
いが，適切に設計された回路がデータバス３９上のメッ
セージの存在を識別するには十分な情報量がある．本発
明の発明者の経験では、波形ＶＲを有する信号内に形成
された個々の低レベル部分ｌ５０、１５１．１５２が開
始ビットの低レベル部分の基準長のｌＯ％以上であれば
，それを基に複数のノードからの信号の衡突の存在を検
出するのに利用することができることがわかった．上述
の信号の衡突を検出するためにインバータ２２が設けら
れている．インパータ２２は信号路３４上の増幅器２４
からの出力を受け取り，波形ｖＲに示すような出力を発
生する．インバータ２２の出力は５ボルト及び０ポルト
の高レベル及び低レベルを有し、抵抗２５を介してコン
デンサ２８に供給される．インバータ２２から出力され
る信号に波形部分１６０，１６１．１６２が存在すると
，これらは夫々コンデンサ２８を５ボルトレベルに充電
し、コンデンサ２８にかかる電圧が電圧波形Ｖ。に示す
ように増加する．波形ｖｃは，各波形部分１６０，１６
１．１６２の立ち上がりエッジの後このコンデンサ電圧
が約ｌＯμ秒間約２．５ボルトのスレショルド電圧■７
を越えることを示している． パルスカウンタ２９によって波形ｖＲ内に発生する立ち
下がりパルスが識別されその数が数えられる．この立ち
下がりパルスは開始ビットの低レベル部分の基準長の約
ｌＯ％を越える．カウンタ２９は信号路２１に接続され
たリセット端子、抵抗２５及びコンデンサ２８の間に信
号路２６によって接続されてコンデンサ２８にかがる電
圧を受け取るクロック端子（Ｃ）、信号路３ｌ上のカウ
ンタ２９のＱ２出力を受け取るクロックイネーブル入。

力端子ＣＥとを有する．信号路３ｌはマイクロプロセッ
サ１１の入力にも接続され、所定の状態の発生を指示し
てマイクロプロセッサ１１にその状態に対処させる．カ
ウンタ２９のＱ２出力は，カウンタ２９のカウント値が
所定値に達した時に高レベルになる．カウンタ２９はＲ
端子に供給される信号によってクリアされる．カウンタ
２９のクロック端子Ｃは、信号路２６上の信号が波形Ｖ
Ｃの部分１７０、１７１．１７２等の立ち上がりエッジ
に示されるように、レベルＶＴ即ち本実施例のカウンタ
２９では２．５ボルトを越えて低レベルから高レベルに
移行する度に１ずつカウンタ２９の内容を増加させる．
カウンタ２９の内部構成は、信号路２６上の信号が電圧
レベルＶ１を越えて３回正方向に移行した後に高レベル
のＱ２出力を信号路３ｌに発生する．これらのレベル移
行の一群は波形部分１７０．１７１．１７２によって示
されており、各波形部分によってカウンタ２９の内部レ
ジスタのカウント値が１づつ進む．この内部レジスタに
３カウント蓄積されると、信号路３ｌ上の衝？信号が高
レベルになり、このためカウンタ２９のＣＥ入力がディ
ゼーブルされ以降の係数を停止する．信号路２６の信号
は，増幅器２４の出力におけるずれが少な《とも約ｌＯ
μ秒であるパルスのみを含むように濾波された信号であ
る．衡突信号は、ノイズに対する感度に応じて，カウン
タ２９のカウント値が２からｌＯまでの内のどの僅の時
でも発生することができる． カウンタ２９のカウント入力を決めるスレショルド電圧
Ｖ■は，インバータ２２、抵抗２５，コンデンサ２８と
共用でき，所望の最小検出可能パルス幅と同一でなけれ
ばならない．２．５ボルトのスレショルド電圧Ｖ１のカ
ウンタ２９及び高レベル出力が５．０ボルトで５０−１
００オームの出力インピーダンスを有するインバータ２
２に対して、１０μ秒を越えるパルス幅を検出し、それ
以下のパルス幅を無視するとすると，抵抗２５の適当な
抵抗値は１　００００オームであり、コンデンサ２８の
適当な僅は０．００１μファラッドである．したがって
、上述の回路は増幅器２４の十及び一人力に供給され約
ｌＯμ秒以上の長さを有する負の電圧差の存在を検出す
るローパスフィルタを備えている．抵抗２５及びコンデ
ンサ２８は，信号路２ｌ上の信号中長さがｌＯμ秒以下
のパルス，即ち１ビット期間の基準長の約ｌＯ％以下の
パルスを除去するローパスフィルタを備えている．デー
タバス３９上で衡突が発生した時は、大部分の場合、各
信号内に５２μ秒以上の長さのパルスが存在しない時で
も、少なくとも３つのＩ　Ｏ−５　２μ秒のパルスが信
号の発生期間内に生じることがわかった．この状態をマ
イクロプロセッサ１１に知らせることにより，ポーリン
グ法によって衡突を解決することができ、質問メッセー
ジを発生する個々のノードが連続的にネットワーク内の
１つあるいは選択された一群のノードにメッセージを送
ることができる．指定するノード数を制限することによ
り，応答ノードの内の１つ以外を結果的に無視すること
ができ、この時メッセージに対する応答は衡突すること
はない． 上述の機能は様々な方法で実施することができる．信号
レベルは単に回路の交換のみで種々の値に変えることが
でき、パルス長も他の応用分野では異なる値であってよ
い．各素子の値も設計者の好みで変えてかまわない．ま
た、電圧及び信号の関係が逆になっても、例えば論埋「
１」がーｌポルト，論理「０」が＋２．５ボルトで表さ
れてもよい．上述の場合，それぞれ既知の電気的設計原
理を応用することによって回路を再設計することができ
る． 前述のローパスフィルタは，特にドライノ＼ｌ６及び増
幅器２４の異なる特性に間して、多少不正確であり、よ
り高い精度を望むのであれば他の設計を用いればよい．
しかしながら、本実施例で採用した構成は、適正な機能
、安価、小型軽量な装置を得ることができるので選択し
たのである．

【図面の簡単な説明】

第１図は通信システムのノードに組み込まれた本発明に
よる装置のブロック回路図、第２図は本発明によってメ
ッセージの衡突を検出する方法を説明するのに用いられ
る波形図である．マスターノード．．．ＩＯ ローパスフィルタ・・・　２５・　２８パルスカウンタ
．．．２９ データバス．．．３９ 応答ノード．．．４０、４ｌ

Claims (1)

【特許請求の範囲】
1. （１）単一のデータバスに接続されたアクティブなマス
   ターノードと複数の応答ノードを有する通信システムに
   おいて、前記アクティブなマスターノードはデータバス
   を介して前記応答ノードに可変電圧を有する電気的信号
   からなる質問メッセージを伝送し、前記応答ノードの各
   々は、質問メッセージ及び内部状態に応じてデータバス
   を介して前記アクティブなマスターノードに２つの所定
   レベル間で変化する複数の電圧レベルを有する電気的信
   号波形からなる返答メッセージを伝送し、前記各応答ノ
   ードからの返答メッセージは更に、所定期間−電圧レベ
   ルを維持し次に前記−電圧レベルから他の電圧レベルに
   移行し前記他の電圧レベルを所定期間維持する開始ビッ
   トから始まる所定のプリアンプルパターンを有し、前記
   アクティブなマスターノードは開始ビットの存在を検出
   することによって返答メッセージの存在を検出し、前記
   通信システムに設けられる、複数の応答ノードから同時
   に返答メッセージが伝送されデータバスに複合電圧信号
   が発生されたことを検出することによって信号の衡突が
   発生したことを検出する装置であって、 複数の応答ノードからの返答メッセージが同時に伝送さ
   れたことによってデータバスに生じる複合データバス信
   号電圧の少なくとも一部を受け取り、前記複合データバ
   ス信号電圧から所定値以下の長さのパルスを除去したデ
   ータバス信号電圧のみを濾波するローパスフィルタと、 前記質問メッセージ及びローパスフィルタからのフィル
   タ信号を受け取り、前記フィルタ信号内のパルスに応じ
   て内部カウント値を増加し、前記内部カウント値が所定
   値に達したとき衡突信号を供給し、更に質問メッセージ
   に応じて前記内部カウント値をクリアするパルスカウン
   タとからなることを特徴とする非同期通信における信号
   衡突検出装置。