JPH02231574A - 電位検知回路 - Google Patents
電位検知回路Info
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- JPH02231574A JPH02231574A JP1051711A JP5171189A JPH02231574A JP H02231574 A JPH02231574 A JP H02231574A JP 1051711 A JP1051711 A JP 1051711A JP 5171189 A JP5171189 A JP 5171189A JP H02231574 A JPH02231574 A JP H02231574A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
-
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- G11C16/12—Programming voltage switching circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は，電位検知回路κ関するもので、特Ｋ ＣＭＯ
８ＬＳＩの電源電位付近ないし基準電位、上記電源電位
よ〕充分大の電位を検知する場合κ使用されるものであ
る． （従来の技術） 従来、ＩＰＲＯＭ等の不揮発性メモリを有するＬＳＩに
は、書き込みモードと読み出しモードの切り換えが必要
であり、また書き込みモード時Ｋは、外部から書き込み
用として、ＬＳＩ電源ｖＤＤより充分高い電位ｖ？Ｐを
印加する必要がある．第４図κ従来の高電位検知回路を
示す．この回路において、入力電位１ｓ（Ｄ供給端はＰ
ＭＯＢ トランジスタＰＪ，Ｐｊ，ＮＭＯＳトランジス
タＮ１を介して接地される， ＰＭＯＢ トランジスタ
Ｐ２とＮＭＤｇトランジスタＮ１の接続点から、ＭＯ８
トランジスタＰｊ，ＮＪ：Ｐ４，Ｐ５で構成され九イ
ンパータを介して検出出力ｏｕｔＪが取り出される．と
ころで高耐圧トランジスタと、Ｖア系のトランジスタの
主な相異点として次のことが挙げられる． （イ） ＬＤＤ （ Ｌｉｇｈｔｌｙ Ｄｏｐ＠ｄ
Ｄｒａｌｎ ）構造を有していること （ロ）？−｝酸化膜が厚いζと 第４図でＭＯ８ トランジスタのドレインκ付加さ？て
いる０印はＬＤＤ構造になクていることを示す．次κ第
４図の電源としてＶ■（例えば５ｖ系）と，それより充
分高い電位（例えば２０Ｖ系）の場合κクいて考える． （ａ） 入力電位ｔｎ ＶＣ，Ｖ，，よ抄高い電位ｖ
ＰＰが印加されたとすると、接続点５の電位は、ＰＭＯ
Ｓ トランジスタＰ１のしきい値電圧Ｖ だけ”ｌ
ｖＰＰテＨｐ１ より低い電位となる．この電位がＰＭＯＳ トランジス
タＰ２のしきい値Ｖ とゲート電位Ｖ■を加！Ｈデ２ 見たものより高ければ、即ちｒ ｖ，， − ｖ■，，
〉ｖＤＤ＋ｖ■．」となる場合，ＰＭＯＢ トランジス
タｐｘＢオンとなる．このとき入力％ｎからＰＭＯＢ
トランジスタＰＩ，ＰＪ．ＮＭＯ！ｌトランジスタＮ１
を介して接地Ｋ電流が流れ、ＰＭＯＩＩ トランジスタ
Ｐ１．Ｐ１と、ＮＭＯｇ トランジスタＮ１とのオン抵
抗の比κよって、接続点６の電位が上昇していく．ζこ
で、 ｉ）接続点６の電位が、ＭＯ８ トランジスタＰＪ，Ｎ
３で構成されるインパータ回路しきい値より高い場合、
出力ｔｓｕ ｔ Ｊ Ｋ ｉｉＶａｎレベルが出力され
る．？＋） 接続点６の電位が、ＭＯＳ トランジス
タＰ３，Ｎ３で構成されるインパータ回路しきい値より
低い場合、出力ｏｕｔ １には接地レベルが出力される
．（ｂ） 入力電位ｉｎにｖＤＤ以下の電位が印加さ
れている場合、接続点５の電位が， ＰＭＯＳ トラン
ジスタＰ２のしきい値ｖＴ！ＩＰ２とｅ−｝電位ｖＤＤ
を加えた電位ｒ ｖＤＤ＋ Ｖ，，，２Ｊより低いため
、ＰＭＯＳ トランジスタＰ２はオンせず、ＮＭＯＳ｝
？冫ジスタＮ１がオンしているため、出力ｏｕｔ Ｉ
Ｋは接地レベルが出力される． このようにして、Ｖ■がｖＤＤよ〕充分高電位であるか
否かが検知できるが、本回路の特徴として、接地レベル
からｖＤＤレベルの間の電位ｄＥｉｎに入力されても，
ＰＭＯＳ トランジスタＰ２がオフして、電流の直流
パスが生じないことが挙げられる．またＰＭＯＳ トラ
ンジスタＰ３とＮＭＯＳ トランジスタＮ３のドレイン
側がＬＤＤ構造κなっているのは、ゲートに高電位がか
かるので、高耐圧化するのである． （発明が解決しようとする課題） 高耐圧ＰＭＯＳ トランジスタを使用しないＬＳＩに，
第４図の如き高耐圧ＰＭＯ８ ｝ランノスタＰ２等があ
る回路を使用すると、トランジスタの種類が１種類増加
してしまう。このため工程数が増加してしまうことにな
る。例えばＥ２ＦＲＯＭなどの素子を内蔵したＬ８Ｉに
おいて、５ｖ系のポリシリコン電極と高耐圧セル部のポ
リシリコン電極を別々につくる場合、写真蝕刻工程につ
いて考えると、（６） 高耐圧ＰＭＯＳトランジスタの
チャネルイオン注入中） 高耐圧ＮＭＯＳ ｝ ？ンジ
スタのマスク使用のＬＤＤ構造を作製する工程 （Ｑ 高耐圧ＰＭＯＳ トランジスタのマスク使用のＬ
ＤＤ構造を作製する工程 の３工程（３マスク）増加してしまう．従クてコストの
増加を招き，ｔた製作Ｋ要する時間も長くなってしまう
。
８ＬＳＩの電源電位付近ないし基準電位、上記電源電位
よ〕充分大の電位を検知する場合κ使用されるものであ
る． （従来の技術） 従来、ＩＰＲＯＭ等の不揮発性メモリを有するＬＳＩに
は、書き込みモードと読み出しモードの切り換えが必要
であり、また書き込みモード時Ｋは、外部から書き込み
用として、ＬＳＩ電源ｖＤＤより充分高い電位ｖ？Ｐを
印加する必要がある．第４図κ従来の高電位検知回路を
示す．この回路において、入力電位１ｓ（Ｄ供給端はＰ
ＭＯＢ トランジスタＰＪ，Ｐｊ，ＮＭＯＳトランジス
タＮ１を介して接地される， ＰＭＯＢ トランジスタ
Ｐ２とＮＭＤｇトランジスタＮ１の接続点から、ＭＯ８
トランジスタＰｊ，ＮＪ：Ｐ４，Ｐ５で構成され九イ
ンパータを介して検出出力ｏｕｔＪが取り出される．と
ころで高耐圧トランジスタと、Ｖア系のトランジスタの
主な相異点として次のことが挙げられる． （イ） ＬＤＤ （ Ｌｉｇｈｔｌｙ Ｄｏｐ＠ｄ
Ｄｒａｌｎ ）構造を有していること （ロ）？−｝酸化膜が厚いζと 第４図でＭＯ８ トランジスタのドレインκ付加さ？て
いる０印はＬＤＤ構造になクていることを示す．次κ第
４図の電源としてＶ■（例えば５ｖ系）と，それより充
分高い電位（例えば２０Ｖ系）の場合κクいて考える． （ａ） 入力電位ｔｎ ＶＣ，Ｖ，，よ抄高い電位ｖ
ＰＰが印加されたとすると、接続点５の電位は、ＰＭＯ
Ｓ トランジスタＰ１のしきい値電圧Ｖ だけ”ｌ
ｖＰＰテＨｐ１ より低い電位となる．この電位がＰＭＯＳ トランジス
タＰ２のしきい値Ｖ とゲート電位Ｖ■を加！Ｈデ２ 見たものより高ければ、即ちｒ ｖ，， − ｖ■，，
〉ｖＤＤ＋ｖ■．」となる場合，ＰＭＯＢ トランジス
タｐｘＢオンとなる．このとき入力％ｎからＰＭＯＢ
トランジスタＰＩ，ＰＪ．ＮＭＯ！ｌトランジスタＮ１
を介して接地Ｋ電流が流れ、ＰＭＯＩＩ トランジスタ
Ｐ１．Ｐ１と、ＮＭＯｇ トランジスタＮ１とのオン抵
抗の比κよって、接続点６の電位が上昇していく．ζこ
で、 ｉ）接続点６の電位が、ＭＯ８ トランジスタＰＪ，Ｎ
３で構成されるインパータ回路しきい値より高い場合、
出力ｔｓｕ ｔ Ｊ Ｋ ｉｉＶａｎレベルが出力され
る．？＋） 接続点６の電位が、ＭＯＳ トランジス
タＰ３，Ｎ３で構成されるインパータ回路しきい値より
低い場合、出力ｏｕｔ １には接地レベルが出力される
．（ｂ） 入力電位ｉｎにｖＤＤ以下の電位が印加さ
れている場合、接続点５の電位が， ＰＭＯＳ トラン
ジスタＰ２のしきい値ｖＴ！ＩＰ２とｅ−｝電位ｖＤＤ
を加えた電位ｒ ｖＤＤ＋ Ｖ，，，２Ｊより低いため
、ＰＭＯＳ トランジスタＰ２はオンせず、ＮＭＯＳ｝
？冫ジスタＮ１がオンしているため、出力ｏｕｔ Ｉ
Ｋは接地レベルが出力される． このようにして、Ｖ■がｖＤＤよ〕充分高電位であるか
否かが検知できるが、本回路の特徴として、接地レベル
からｖＤＤレベルの間の電位ｄＥｉｎに入力されても，
ＰＭＯＳ トランジスタＰ２がオフして、電流の直流
パスが生じないことが挙げられる．またＰＭＯＳ トラ
ンジスタＰ３とＮＭＯＳ トランジスタＮ３のドレイン
側がＬＤＤ構造κなっているのは、ゲートに高電位がか
かるので、高耐圧化するのである． （発明が解決しようとする課題） 高耐圧ＰＭＯＳ トランジスタを使用しないＬＳＩに，
第４図の如き高耐圧ＰＭＯ８ ｝ランノスタＰ２等があ
る回路を使用すると、トランジスタの種類が１種類増加
してしまう。このため工程数が増加してしまうことにな
る。例えばＥ２ＦＲＯＭなどの素子を内蔵したＬ８Ｉに
おいて、５ｖ系のポリシリコン電極と高耐圧セル部のポ
リシリコン電極を別々につくる場合、写真蝕刻工程につ
いて考えると、（６） 高耐圧ＰＭＯＳトランジスタの
チャネルイオン注入中） 高耐圧ＮＭＯＳ ｝ ？ンジ
スタのマスク使用のＬＤＤ構造を作製する工程 （Ｑ 高耐圧ＰＭＯＳ トランジスタのマスク使用のＬ
ＤＤ構造を作製する工程 の３工程（３マスク）増加してしまう．従クてコストの
増加を招き，ｔた製作Ｋ要する時間も長くなってしまう
。
そこで本発明の目的は、ＬＤＤ構造の如き高耐圧化処理
を施こす高耐圧ＰＭＯ８ （ ＮＭＯ８の場合もおる）
を使用しないＬＳＩでもって、高電位（負電位の場合を
考えれば絶対値が大の電位）を検知することが可能な電
位検知回路を提供することにある。
を施こす高耐圧ＰＭＯ８ （ ＮＭＯ８の場合もおる）
を使用しないＬＳＩでもって、高電位（負電位の場合を
考えれば絶対値が大の電位）を検知することが可能な電
位検知回路を提供することにある。
［発明の構成コ
（課題を解決するための手段と作用）
本発明は、
（１）基準電位とそれより絶対値が大きい第１０電位と
この第１０電位より絶対値が大きい第２の電位が供給さ
れる半導体装置の電位検知回路Ｋおいて、第１導電型の
第１０ＭＯ８ トランジスタ、第２導電型の第２のＭＯ
Ｓ トランジスタ、第１導電型の第３のＭＯＳ トラン
ジスタを直列接続し，前記第２のＭＯＳ ｝ランノスタ
と第３のＭＯＳ ｝ ？ンジスタの接続点を電位検知用
出力端とし、前記第１０ＭＯＳトランジスタのドレイ／
Ｋ前記第２の電位以下の被検知入力電位を、前記第３の
ＭＯＳ ｝ランノスタのソースに基準電位を供給し，前
記第２，第３のト２ンノスタのｆ−｝に第１０電位を供
給し、前記第ｌのＭＯＳ トランジスタのゲートには前
記入力電位によって変動する電位が検知電位制御ブロッ
クより入力されたことを特徴とする電位検知回路である
．また本発明は、この（１）項の回路において、第２の
ＭＯ８ トランジスタは高耐圧化処理を施こした構造の
ものでないことを特徴とする電位検知回路である． 即ち本発明は、多数の異なる電源を有するＬＳＩにおい
て，第２導電型の高耐圧ＭＯ８ トランジスタを使用せ
ず、第１導電型の高耐圧ＭＯ８ トランジスタとｖＤＤ
（通常ＭＯＳＩ，ＳＩ電源）系の第２導電型ＭＯＳトラ
ンジスタだけを使用して、絶対値がｖＤＤよ〕大の電位
を検知できるようにしたものである．（実施例） 以下図面を参照して本発明の一実施例を説明する．第１
図は同実施例の回路構成図であるが、これは第４図のも
のと対応させた場合の例であるから、対応個所には適宜
同一符号を用いる。第１図において３０は検知電圧制御
ブロックで、このブロック３０は、入力１ｎにＶ，，
（ ＬＳＩ電源ｖＤＤより充分高い電圧）が入力され九
とき、出カ２１に、ｖＤＩ）より高い電圧を出力し、入
力１ｎにｖＤＤ以下ま九はｖＤＤより充分高くない電位
が入力され九とき、出力２１にＭｏａｔ出力する。３１
はレベル変換回路で、これは入力２３の電位ｔ−ｖＤＤ
一接地の電位に変換する。ｔた入力ｔｎｔｉＤＷ（デグ
レッシ．冫型）ＮＭＯＳトランジスタＮ６のドレインに
接続される．（以下単ＫＮＭＯＳ ． ＰＭＯＳ
トランジスタと述べるときはＥ型つｔｂエンハンスメン
ト盤トランジスタである）Ｄ型ＮＭＯＳ トランジス
タＮ６のソースは、ＰＭＯＳ トランジスタＰ５のソ
ースとバックゲートに接続され、トランジスタＮ６のｒ
一トは検出電圧制御プ筒ツク３ｏの出力２１Ｋ接続さ
れる。ＰＭＯＳ トランジスタＰ５とＮＭＯＢ ，トラ
ンジスタＮＪＩのゲートはそれぞれｖＤＤＫ接続され、
トランジスタＮＪＪのソースは接地されている．入力ｉ
ｎの電位検知出力２３は、レベル変換回路３１を介して
出力ｏｕｔとして堆シ出される．第２図は第１図の具体
例である●入力ｌｎｉｔ跡トランジスタＮ８のドレイン
とゲートに接続される。トランジスタＮ８のソースＦｉ
ＮＭＯ８ トランジスタＮ９のドレインとゲートＫ接
続され、トランジスタＮ９のソースはＮＭＯ８ トラ
ンジスタＮＪｏのドレインとゲートに接続される．トラ
ンジスタＮＩＯのソースはＤ型ＮＭＯＳ トランジスタ
Ｎ５のドレインに接続され、トランジスタＮ５のソース
とゲートはｖＤＤに接続される。
この第１０電位より絶対値が大きい第２の電位が供給さ
れる半導体装置の電位検知回路Ｋおいて、第１導電型の
第１０ＭＯ８ トランジスタ、第２導電型の第２のＭＯ
Ｓ トランジスタ、第１導電型の第３のＭＯＳ トラン
ジスタを直列接続し，前記第２のＭＯＳ ｝ランノスタ
と第３のＭＯＳ ｝ ？ンジスタの接続点を電位検知用
出力端とし、前記第１０ＭＯＳトランジスタのドレイ／
Ｋ前記第２の電位以下の被検知入力電位を、前記第３の
ＭＯＳ ｝ランノスタのソースに基準電位を供給し，前
記第２，第３のト２ンノスタのｆ−｝に第１０電位を供
給し、前記第ｌのＭＯＳ トランジスタのゲートには前
記入力電位によって変動する電位が検知電位制御ブロッ
クより入力されたことを特徴とする電位検知回路である
．また本発明は、この（１）項の回路において、第２の
ＭＯ８ トランジスタは高耐圧化処理を施こした構造の
ものでないことを特徴とする電位検知回路である． 即ち本発明は、多数の異なる電源を有するＬＳＩにおい
て，第２導電型の高耐圧ＭＯ８ トランジスタを使用せ
ず、第１導電型の高耐圧ＭＯ８ トランジスタとｖＤＤ
（通常ＭＯＳＩ，ＳＩ電源）系の第２導電型ＭＯＳトラ
ンジスタだけを使用して、絶対値がｖＤＤよ〕大の電位
を検知できるようにしたものである．（実施例） 以下図面を参照して本発明の一実施例を説明する．第１
図は同実施例の回路構成図であるが、これは第４図のも
のと対応させた場合の例であるから、対応個所には適宜
同一符号を用いる。第１図において３０は検知電圧制御
ブロックで、このブロック３０は、入力１ｎにＶ，，
（ ＬＳＩ電源ｖＤＤより充分高い電圧）が入力され九
とき、出カ２１に、ｖＤＩ）より高い電圧を出力し、入
力１ｎにｖＤＤ以下ま九はｖＤＤより充分高くない電位
が入力され九とき、出力２１にＭｏａｔ出力する。３１
はレベル変換回路で、これは入力２３の電位ｔ−ｖＤＤ
一接地の電位に変換する。ｔた入力ｔｎｔｉＤＷ（デグ
レッシ．冫型）ＮＭＯＳトランジスタＮ６のドレインに
接続される．（以下単ＫＮＭＯＳ ． ＰＭＯＳ
トランジスタと述べるときはＥ型つｔｂエンハンスメン
ト盤トランジスタである）Ｄ型ＮＭＯＳ トランジス
タＮ６のソースは、ＰＭＯＳ トランジスタＰ５のソ
ースとバックゲートに接続され、トランジスタＮ６のｒ
一トは検出電圧制御プ筒ツク３ｏの出力２１Ｋ接続さ
れる。ＰＭＯＳ トランジスタＰ５とＮＭＯＢ ，トラ
ンジスタＮＪＩのゲートはそれぞれｖＤＤＫ接続され、
トランジスタＮＪＪのソースは接地されている．入力ｉ
ｎの電位検知出力２３は、レベル変換回路３１を介して
出力ｏｕｔとして堆シ出される．第２図は第１図の具体
例である●入力ｌｎｉｔ跡トランジスタＮ８のドレイン
とゲートに接続される。トランジスタＮ８のソースＦｉ
ＮＭＯ８ トランジスタＮ９のドレインとゲートＫ接
続され、トランジスタＮ９のソースはＮＭＯ８ トラ
ンジスタＮＪｏのドレインとゲートに接続される．トラ
ンジスタＮＩＯのソースはＤ型ＮＭＯＳ トランジスタ
Ｎ５のドレインに接続され、トランジスタＮ５のソース
とゲートはｖＤＤに接続される。
前記出力ノード２ ｊｉＪＤ型トランジスタＮ７のドレ
インに接続され、トランジスタＮ１のゲートはＶｏｏＫ
，）’−ｘはＰＭＯＳ ｝ ラ：／ｓ）スｊｌＰ Ｊ
Ｊ ．ＮＭＯ８ トランジスタＮＪＪよりなるイン
パータの入力となシ、誼インパータの出力はＰＭＯＳ
トランジスタＰ Ｊ Ｊ ， ＮＭＯ８ トランジス
タＮ１３よりなるインパータの出力ｏｕｔとなる。
インに接続され、トランジスタＮ１のゲートはＶｏｏＫ
，）’−ｘはＰＭＯＳ ｝ ラ：／ｓ）スｊｌＰ Ｊ
Ｊ ．ＮＭＯ８ トランジスタＮＪＪよりなるイン
パータの入力となシ、誼インパータの出力はＰＭＯＳ
トランジスタＰ Ｊ Ｊ ， ＮＭＯ８ トランジス
タＮ１３よりなるインパータの出力ｏｕｔとなる。
第２図κおいてＬＤＤ構造となクているのは、０印から
も分かる通ｊ）ＮＭＯＳトランジスタＮ８，Ｎ ９ ｅ
Ｎ Ｊ Ｏ ＊ Ｄ ＩＩ ＮＭＯＳ トランジス
タＮ６のソースとドレイン，ＮＭＯＳトランジスタＮＪ
Ｊ，ＤｆｉＮＭＯ８ トランジスタＮ５ ，Ｎ７のドレ
イン側である●ここで重要なζとは，ＰＭＯ８ トラ
ンジスタＰ５が通常のｖＤＤ系のトランジスタであり、
第４図のＰＭＯＢ トランジスタＰ２の如（ ＬＤＤ
構造となっていないことである。
も分かる通ｊ）ＮＭＯＳトランジスタＮ８，Ｎ ９ ｅ
Ｎ Ｊ Ｏ ＊ Ｄ ＩＩ ＮＭＯＳ トランジス
タＮ６のソースとドレイン，ＮＭＯＳトランジスタＮＪ
Ｊ，ＤｆｉＮＭＯ８ トランジスタＮ５ ，Ｎ７のドレ
イン側である●ここで重要なζとは，ＰＭＯ８ トラ
ンジスタＰ５が通常のｖＤＤ系のトランジスタであり、
第４図のＰＭＯＢ トランジスタＰ２の如（ ＬＤＤ
構造となっていないことである。
？に第２図の動作を説明する。
１）入力１ｎＫＶｎｏ以下の電位が印加されたとき：こ
の時ＮＭＯ８ トランジスタＮ５のソース，ｒ−トが
共にＶＤＤレベルであるので、トランジスタＮ５とＮＭ
Ｏ８ トランジスタＮＩＯの接続点２ＪはｖＤＤとなる
。ζの時入力ＩｎはＶＤＤ以下の電位であるから、ＮＭ
Ｏ８ トランジスタＮ８〜ＮＪＯは逆バイアスされて
お〕，電流は流れない。ノード２１の電位ＶＤＤ Ｆｉ
Ｄ ｆｊｌ ＮＭＯＳ トランジスタＮ６のゲートに入
力されているから、トランジスタＮＣはオンし、入力％
ｎのレベルはトランジスタＮ６を介してＰＭＯＳ ｝
ランジス／Ｐ５のソースＫ現れる。ζの時ＰＭＯＳ ト
ランジスタＰ６のゲートにはＶ■が入力されているため
、ＰＭＯＳ トランジスタＰ６はオフする。またＮＭ
Ｏ８ トランジスタＮＪＪは，ゲートにｖＤＤが入力
されているため、オンしており、ノード２３は接地レベ
ルになる。この電位が、ｒートがＶＤＤのためオンして
いるＤｌｌＮＭＯ８ トランジスタＮ１ｔ−介し、かつ
２段インパータを介して出力ｏｕｔに導出される。従ク
て入力ｉｎ ｆＣ ＶＤＤ以下の電位が印加されたとき
、出力ｏｕｔには接地レベルが出力される。
の時ＮＭＯ８ トランジスタＮ５のソース，ｒ−トが
共にＶＤＤレベルであるので、トランジスタＮ５とＮＭ
Ｏ８ トランジスタＮＩＯの接続点２ＪはｖＤＤとなる
。ζの時入力ＩｎはＶＤＤ以下の電位であるから、ＮＭ
Ｏ８ トランジスタＮ８〜ＮＪＯは逆バイアスされて
お〕，電流は流れない。ノード２１の電位ＶＤＤ Ｆｉ
Ｄ ｆｊｌ ＮＭＯＳ トランジスタＮ６のゲートに入
力されているから、トランジスタＮＣはオンし、入力％
ｎのレベルはトランジスタＮ６を介してＰＭＯＳ ｝
ランジス／Ｐ５のソースＫ現れる。ζの時ＰＭＯＳ ト
ランジスタＰ６のゲートにはＶ■が入力されているため
、ＰＭＯＳ トランジスタＰ６はオフする。またＮＭ
Ｏ８ トランジスタＮＪＪは，ゲートにｖＤＤが入力
されているため、オンしており、ノード２３は接地レベ
ルになる。この電位が、ｒートがＶＤＤのためオンして
いるＤｌｌＮＭＯ８ トランジスタＮ１ｔ−介し、かつ
２段インパータを介して出力ｏｕｔに導出される。従ク
て入力ｉｎ ｆＣ ＶＤＤ以下の電位が印加されたとき
、出力ｏｕｔには接地レベルが出力される。
ｆｉ） 入力ｌｍ Ｋ Ｖｐｐ （ ＶｐｐはＶＤＤ
ヨ’）充分高い電Ｄが印加されたとき： 入力ｔｎＫＶｐｒが印加されると． ＮＭＯ８ トラン
ジスタＮ８，Ｎ９，ＮＩＯのバックゲート効果とＤｆｉ
ＮＭＯ８ トランジスタＮ５のオン抵抗により，ノード
２１の電位が決定される。ＤｍＮＭＯ８ トランジス
タＮ６のゲートにノード２１の電位が入るから、ノーｙ
ｚｚの電位は「（ノード２１の電位）＋１（ノ青ツクグ
ート効果の影響を受けたＤ型ＮＭＯＳトランジスタＮ６
のＶｔｍ ｌ Ｊとなる（ Ｖｔ厘はしきい値電圧）．
即ち第１図の検知電圧制御ツｍｙク３０はノード２２の
電位を決定し、ＰＭＯＳ ｝ランゾスメＰｌｔ劣化さ
せないようＫ，ノード２２の電位を；冫ト一一ルするた
めの回路であ−る。とζろでノード２２の電位が高くな
り、ＰＭＯＳ トランジスタＰ５のソースとゲートの
電位がｒ Ｖ！ＩＥＩ ＋ｌ ＰＭＯ８ ｝ ラ７
’） ．Ｘ ｆｉ Ｐ ５ Ｏ Ｖｙｌ ｌ Ｊ ヨ１
）高くなるので， ＰＭＯ８ トランジスタＰ迦はオン
し，オンしているＮＭＯＳ トランジスタＮｉｌとの
オン抵抗の比によってノード２３の電位が決まる。ノー
ド２３の電位は、ゲートがＶＤＤでオンしているＤ型Ｎ
ＭＯＳ ｝ラ／ジスタＮ７を介し、ノード２４に現わ
れるが、ノード２４の電位は、Ｄ型ＮＭＯＳ トランジ
スタＮ７のなめに、最大［ｖＤＤ＋１（ハックケ゜一ト
効果の影響を受けたＤ ｆｉ ＮＭＯＳ トランジス
タＮ７の’１’ＴＨ ） Ｉ Ｊに抑えられるようにコ
ントロールされ、ＰＭＯＳ トランジスタＰ １ ２
，ＮＭＯＳト７ンノスタＮ１２をグート７壊から防ぐ
。つｉシこのトランジスタＰ１２，Ｎ１２を第４囚のよ
うに高耐圧化することもなくなる。
ヨ’）充分高い電Ｄが印加されたとき： 入力ｔｎＫＶｐｒが印加されると． ＮＭＯ８ トラン
ジスタＮ８，Ｎ９，ＮＩＯのバックゲート効果とＤｆｉ
ＮＭＯ８ トランジスタＮ５のオン抵抗により，ノード
２１の電位が決定される。ＤｍＮＭＯ８ トランジス
タＮ６のゲートにノード２１の電位が入るから、ノーｙ
ｚｚの電位は「（ノード２１の電位）＋１（ノ青ツクグ
ート効果の影響を受けたＤ型ＮＭＯＳトランジスタＮ６
のＶｔｍ ｌ Ｊとなる（ Ｖｔ厘はしきい値電圧）．
即ち第１図の検知電圧制御ツｍｙク３０はノード２２の
電位を決定し、ＰＭＯＳ ｝ランゾスメＰｌｔ劣化さ
せないようＫ，ノード２２の電位を；冫ト一一ルするた
めの回路であ−る。とζろでノード２２の電位が高くな
り、ＰＭＯＳ トランジスタＰ５のソースとゲートの
電位がｒ Ｖ！ＩＥＩ ＋ｌ ＰＭＯ８ ｝ ラ７
’） ．Ｘ ｆｉ Ｐ ５ Ｏ Ｖｙｌ ｌ Ｊ ヨ１
）高くなるので， ＰＭＯ８ トランジスタＰ迦はオン
し，オンしているＮＭＯＳ トランジスタＮｉｌとの
オン抵抗の比によってノード２３の電位が決まる。ノー
ド２３の電位は、ゲートがＶＤＤでオンしているＤ型Ｎ
ＭＯＳ ｝ラ／ジスタＮ７を介し、ノード２４に現わ
れるが、ノード２４の電位は、Ｄ型ＮＭＯＳ トランジ
スタＮ７のなめに、最大［ｖＤＤ＋１（ハックケ゜一ト
効果の影響を受けたＤ ｆｉ ＮＭＯＳ トランジス
タＮ７の’１’ＴＨ ） Ｉ Ｊに抑えられるようにコ
ントロールされ、ＰＭＯＳ トランジスタＰ １ ２
，ＮＭＯＳト７ンノスタＮ１２をグート７壊から防ぐ
。つｉシこのトランジスタＰ１２，Ｎ１２を第４囚のよ
うに高耐圧化することもなくなる。
しかしてノード２４の電位が、トランジスタＰｌ２ ．
Ｎ１２で構成されるインパータの回路しきい値より高く
なシ，トランジスタＰ Ｉ Ｊ ， Ｎｌ；！．Ｐ１３
，Ｎ１３の２段インパータを介して出力ｏｕｔにＶＤＤ
レペルが出力され、これにより高電位検知されたことに
なる。ｔ７’ｈ第２図の回路は、入力ｉｎが接地とｖＤ
Ｄの間の電位レベルのときは、ｖＤＤから入力ｉｎ、ま
九は入力１ｎから接地への電流経路がないという特長を
もつ。
Ｎ１２で構成されるインパータの回路しきい値より高く
なシ，トランジスタＰ Ｉ Ｊ ， Ｎｌ；！．Ｐ１３
，Ｎ１３の２段インパータを介して出力ｏｕｔにＶＤＤ
レペルが出力され、これにより高電位検知されたことに
なる。ｔ７’ｈ第２図の回路は、入力ｉｎが接地とｖＤ
Ｄの間の電位レベルのときは、ｖＤＤから入力ｉｎ、ま
九は入力１ｎから接地への電流経路がないという特長を
もつ。
上記実施例によれば，高耐圧ＰＭＯＳ ｝ランノスタ（
第４図のｐ２）を使用せず、Ｅ型，Ｄ聾の高酎圧ＮＭＯ
Ｓ トランジスタ、ｖＤＤ系のＰＭＯＳ トランジスタ
（特にＰ５）で高電位の検知が可能となり、工程の削減
，製作時間の減少，歩留シの向上Ｋより、ヨストの低減
が可能となる。また入力Ｉｎが接地〜ｖｂＤ間のレベル
のときは、前記動作説明の個所で述べた如く電源間の電
流系路がなく、入力インピーダンスが極めて大のため，
入力１ｎの端子は，他機能のため、例えばデータ入力端
として使用可能である。
第４図のｐ２）を使用せず、Ｅ型，Ｄ聾の高酎圧ＮＭＯ
Ｓ トランジスタ、ｖＤＤ系のＰＭＯＳ トランジスタ
（特にＰ５）で高電位の検知が可能となり、工程の削減
，製作時間の減少，歩留シの向上Ｋより、ヨストの低減
が可能となる。また入力Ｉｎが接地〜ｖｂＤ間のレベル
のときは、前記動作説明の個所で述べた如く電源間の電
流系路がなく、入力インピーダンスが極めて大のため，
入力１ｎの端子は，他機能のため、例えばデータ入力端
として使用可能である。
次Ｋ本発明の回路の使用例として、ＩＰＲＯＭを内蔵し
九Ｌ８ＩＫついて第５図により説明する。図中５１はＬ
ＳＩチ，グ、５２は前記本発明の電位検出回路、５３は
ＩＰＲＯＭ読み出し回路、５ ４ Ｆｉ．ＥＰＲＯＭ書
き込み回路、５５はＩＰＲＯＭセル，５１５，５７はラ
ンダムロゾックである．電位検出回路５２の出力ｏｕｔ
ハｖＤＤレベルでＫＰＲＯＭ １１き込み回路を動作さ
せ、接地レベルの時ＫＰＲＯＭ読み出し回路５３を？作
させる。
九Ｌ８ＩＫついて第５図により説明する。図中５１はＬ
ＳＩチ，グ、５２は前記本発明の電位検出回路、５３は
ＩＰＲＯＭ読み出し回路、５ ４ Ｆｉ．ＥＰＲＯＭ書
き込み回路、５５はＩＰＲＯＭセル，５１５，５７はラ
ンダムロゾックである．電位検出回路５２の出力ｏｕｔ
ハｖＤＤレベルでＫＰＲＯＭ １１き込み回路を動作さ
せ、接地レベルの時ＫＰＲＯＭ読み出し回路５３を？作
させる。
第５図の構成では、ＥＦＲＯＭを使用する場合、ＩＰＲ
ＯＭセル５５を書き込む回路５４と読み出す回路５３が
内斌されている．この両回路を別々に動作させるために
、書き込みモード、読み出しモードを切り換える必要が
ある。この切り換え信号としてｖＰＰを使用している．
即ちＬＳＩチ，！５ノの外部からの入力Ｉｎに対して、
その入方１ｎがｖＦ？ならばｖ０レペルを出力、一方入
力１ｎがｖＤＤ以下であれば接地レベル（逆であっても
よい）を出力するような回路５２であればよい。第５図
中のＥＦＲＯＭ書き込み回路５４は、電位検出回路５２
の出力がｖＤＩ）レベルのときアクティブとなシ、接地
レベルのとき読み出し回路５３がアクティブとなる。こ
のようＫしておけば，■■を電位検知回路５２Ｋ入力し
ているＬＳＩ端子κ加えることにより，書き込み、読み
出しのいずれかのモードに切シ換えることができる。従
クて電位検出回路５２０入力ｔｎは、主ＫＬＳＩ外部よ
り供給される信号であ夛、出力はＬＳＩ内部にて回路の
モード切り換えに使用される．ま九電位検出回路５２は
、入力１ｎがｖＤＤレベル以下の場合、ランダムロゾ，
ク５１の入力端子として使用で色るようくしてある。
ＯＭセル５５を書き込む回路５４と読み出す回路５３が
内斌されている．この両回路を別々に動作させるために
、書き込みモード、読み出しモードを切り換える必要が
ある。この切り換え信号としてｖＰＰを使用している．
即ちＬＳＩチ，！５ノの外部からの入力Ｉｎに対して、
その入方１ｎがｖＦ？ならばｖ０レペルを出力、一方入
力１ｎがｖＤＤ以下であれば接地レベル（逆であっても
よい）を出力するような回路５２であればよい。第５図
中のＥＦＲＯＭ書き込み回路５４は、電位検出回路５２
の出力がｖＤＩ）レベルのときアクティブとなシ、接地
レベルのとき読み出し回路５３がアクティブとなる。こ
のようＫしておけば，■■を電位検知回路５２Ｋ入力し
ているＬＳＩ端子κ加えることにより，書き込み、読み
出しのいずれかのモードに切シ換えることができる。従
クて電位検出回路５２０入力ｔｎは、主ＫＬＳＩ外部よ
り供給される信号であ夛、出力はＬＳＩ内部にて回路の
モード切り換えに使用される．ま九電位検出回路５２は
、入力１ｎがｖＤＤレベル以下の場合、ランダムロゾ，
ク５１の入力端子として使用で色るようくしてある。
なお本発明は実施例のみに限られず種々の応用が可能で
ある．例えば上記実施例では高電位検出回路について述
べたが，同様Ｋ低電位検出回路も形成できる。この低電
位とは”ＤＤより充分に低い電位のことでラシ、第３図
に低電位検知回路を示す．これは第１図，第２図におい
てＰＭＯＳ ｝ツンゾスタとＮＭＯＳ トランジスタｔ
互いに置き換え，ｖＤＤを−ｖＤＤとしたものである．
従って構成は前実施例と対応して考えることができるの
で、符号はＰとＮを逆にし、添字は同様としてある．動
作については、前実施例とは極性を逆にして考えればよ
い。また本発明κおいては，検知電圧制御プロ，ク３０
でのトランジスタ数は最少２個（例えばＮ＆，Ｎ９省略
）でもよい。
ある．例えば上記実施例では高電位検出回路について述
べたが，同様Ｋ低電位検出回路も形成できる。この低電
位とは”ＤＤより充分に低い電位のことでラシ、第３図
に低電位検知回路を示す．これは第１図，第２図におい
てＰＭＯＳ ｝ツンゾスタとＮＭＯＳ トランジスタｔ
互いに置き換え，ｖＤＤを−ｖＤＤとしたものである．
従って構成は前実施例と対応して考えることができるの
で、符号はＰとＮを逆にし、添字は同様としてある．動
作については、前実施例とは極性を逆にして考えればよ
い。また本発明κおいては，検知電圧制御プロ，ク３０
でのトランジスタ数は最少２個（例えばＮ＆，Ｎ９省略
）でもよい。
［発明の効果コ
以上説明した如く本発明によれば，高耐圧化処理が行な
われた第２導電型のＭＯ８ トランジスタを使用せずと
も高電位または低電位の検知が可能となシ、工程の削減
等が可能となる。ま九被電位検知入力ｉｎがＩＣ電源と
基準レベル間のときは入力インピーダンスが極めて大に
できるため、上記入力ｉｎ端子は他機能のための端子と
して使用可能である等の利点を有した電位検知回路が提
供できるものズある。
われた第２導電型のＭＯ８ トランジスタを使用せずと
も高電位または低電位の検知が可能となシ、工程の削減
等が可能となる。ま九被電位検知入力ｉｎがＩＣ電源と
基準レベル間のときは入力インピーダンスが極めて大に
できるため、上記入力ｉｎ端子は他機能のための端子と
して使用可能である等の利点を有した電位検知回路が提
供できるものズある。
第１図は本発明の一実施例の回路構成図，第２図はその
詳細図、第３図は本発明の他の実施例の回路図、第４図
は従来例の回路図、第５図は上記実施例回路の他のシス
テムへの応用時の構成図である。 ３０・・・検知電圧制御ブロック、３１・・・レベル変
換回路、Ｎ６・・・高耐圧化された］） ｆｉ ＮＭＯ
８ トランジスタ、ＮＪＪ・・・高耐圧化されたＥｆｉ
ＮＭＯＳトランジスタ、Ｐ５・・・高耐圧化されないｌ
ｃｆｉＰＭＯ８｝ランノスタ●
詳細図、第３図は本発明の他の実施例の回路図、第４図
は従来例の回路図、第５図は上記実施例回路の他のシス
テムへの応用時の構成図である。 ３０・・・検知電圧制御ブロック、３１・・・レベル変
換回路、Ｎ６・・・高耐圧化された］） ｆｉ ＮＭＯ
８ トランジスタ、ＮＪＪ・・・高耐圧化されたＥｆｉ
ＮＭＯＳトランジスタ、Ｐ５・・・高耐圧化されないｌ
ｃｆｉＰＭＯ８｝ランノスタ●
Claims (10)
- （１）基準電位とそれより絶対値が大きい第１の電位と
この第１の電位より絶対値が大きい第２の電位が供給さ
れる半導体装置の電位検知回路において、第１導電型の
第１のＭＯＳトランジスタ、第２導電型の第２のＭＯＳ
トランジスタ、第１導電型の第３のＭＯＳトランジスタ
を直列接続し、前記第２のＭＯＳトランジスタと第３の
ＭＯＳトランジスタの接続点を電位検知用出力端とし、
前記第１のＭＯＳトランジスタのドレインに前記第２の
電位以下の被検知入力電位を、前記第３のＭＯＳトラン
ジスタのソースに基準電位を供給し、前記第２、第３の
トランジスタのゲートに第１０電位を供給し、前記第１
のＭＯＳトランジスタのゲートには前記入力電位によっ
て変動する電位が検知電位制御ブロックより入力された
ことを特徴とする電位検知回路。 - （２）前記第１の電位が正電位であり、前記第２の電位
が第１の電位より高い正電位であり、第１導電型がＮ型
、第２導電型がＰ型であることを特徴とする請求項１に
記載の電位検知回路。 - （３）前記第１の電位が負電位であり、第２の電位が第
１の電位より低い負電位であり、第１導電型がＰ型、第
２導電型がＮ型であることを特徴とする請求項１に記載
の電位検知回路。 - （４）前記第２のＭＯＳトランジスタのバックゲートは
第１のＭＯＳトランジスタのソースに接続されているこ
とを特徴とする請求項１ないし３のいずれか１つの項記
載の電位検知回路。 - （５）前記第１のＭＯＳトランジスタはデプレッション
型であることを特徴とする請求項１ないし３のいずれか
１つの項記載の電位検知回路。 - （６）前記半導体装置は、高耐圧処理を施こしたＭＯＳ
トランジスタと高耐圧処理を施こしていないＭＯＳトラ
ンジスタが混在しているものであって、前記第２のＭＯ
Ｓトランジスタは高耐圧化処理を施こした構造のもので
ないことを特徴とする請求項１ないし３のいずれか１つ
の項記載の電位検知回路。 - （７）前記入力電位によって変動する電位は、前記入力
電位の絶対値が第１の電位より充分大である場合は前記
入力電位で決定され、前記入力電位の絶対値が第１の電
位より大であるが第２の電位よりかなり小の場合または
第１の電位より小の場合は、前記入力電位によらず第１
の電位を出力することを特徴とする請求項１ないし３の
いずれか１つの項記載の電位検知回路。 - （８）前記入力電位によって変動する電位を発生する検
知電位制御ブロックは、少くとも第１導電型の第４、第
５のＭＯＳトランジスタを直列接続し、第４のＭＯＳト
ランジスタのソースとゲートを第１の電位に接続し、第
４、第５のＭＯＳトランジスタ間の接続点を前記第１の
ＭＯＳトランジスタのゲートへの電位出力端とし、前記
第５のＭＯＳトランジスタのゲートとドレインを接続し
、第５のＭＯＳトランジスタのドレインを前記入力電位
の供給端側に接続したことを特徴とする請求項１ないし
３のいずれか１つの項記載の電位検知回路。 - （９）前記電位検知用出力端を、基準電位ないし第１の
電位に変換するレベル変換回路に接続したことを特徴と
する請求項１ないし３のいずれか１つの項記載の電位検
知回路。 - （１０）前記レベル変換回路は、前記電位検知用出力端
を第１導電型の第６のＭＯＳトランジスタのドレインに
接続し、該トランジスタのゲートを第１の電位の供給端
に接続し、第６のＭＯＳトランジスタのソースよりイン
バータを介して前記入力電位の検知出力を得るようにし
たことを特徴とする請求項９に記載の電位検知回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051711A JPH0738001B2 (ja) | 1989-03-03 | 1989-03-03 | 電位検知回路 |
| DE69018859T DE69018859T2 (de) | 1989-03-03 | 1990-03-01 | Spannungsabfühlschaltung. |
| EP90104010A EP0385469B1 (en) | 1989-03-03 | 1990-03-01 | Potential detecting circuit |
| KR1019900002780A KR930000822B1 (ko) | 1989-03-03 | 1990-03-03 | 전위검지회로 |
| US07/937,452 US5208488A (en) | 1989-03-03 | 1992-08-31 | Potential detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051711A JPH0738001B2 (ja) | 1989-03-03 | 1989-03-03 | 電位検知回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231574A true JPH02231574A (ja) | 1990-09-13 |
| JPH0738001B2 JPH0738001B2 (ja) | 1995-04-26 |
Family
ID=12894479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1051711A Expired - Fee Related JPH0738001B2 (ja) | 1989-03-03 | 1989-03-03 | 電位検知回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0385469B1 (ja) |
| JP (1) | JPH0738001B2 (ja) |
| KR (1) | KR930000822B1 (ja) |
| DE (1) | DE69018859T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9423046D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | A voltage reference circuit |
| JP2005512743A (ja) | 2001-12-27 | 2005-05-12 | エルジー エレクトロニクス インコーポレーテッド | 洗濯機 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58153414A (ja) * | 1982-03-05 | 1983-09-12 | Ricoh Co Ltd | レベル検出回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56114198A (en) * | 1980-02-13 | 1981-09-08 | Nec Corp | Semiconductor circuit |
| JPS5891680A (ja) * | 1981-11-26 | 1983-05-31 | Fujitsu Ltd | 半導体装置 |
| JPS58151124A (ja) * | 1982-03-04 | 1983-09-08 | Ricoh Co Ltd | レベル変換回路 |
-
1989
- 1989-03-03 JP JP1051711A patent/JPH0738001B2/ja not_active Expired - Fee Related
-
1990
- 1990-03-01 EP EP90104010A patent/EP0385469B1/en not_active Expired - Lifetime
- 1990-03-01 DE DE69018859T patent/DE69018859T2/de not_active Expired - Fee Related
- 1990-03-03 KR KR1019900002780A patent/KR930000822B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58153414A (ja) * | 1982-03-05 | 1983-09-12 | Ricoh Co Ltd | レベル検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0385469A3 (en) | 1992-04-08 |
| EP0385469A2 (en) | 1990-09-05 |
| EP0385469B1 (en) | 1995-04-26 |
| KR900015167A (ko) | 1990-10-26 |
| DE69018859T2 (de) | 1995-10-12 |
| KR930000822B1 (ko) | 1993-02-05 |
| DE69018859D1 (de) | 1995-06-01 |
| JPH0738001B2 (ja) | 1995-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |