JPS58153414A - レベル検出回路 - Google Patents
レベル検出回路Info
- Publication number
- JPS58153414A JPS58153414A JP57035658A JP3565882A JPS58153414A JP S58153414 A JPS58153414 A JP S58153414A JP 57035658 A JP57035658 A JP 57035658A JP 3565882 A JP3565882 A JP 3565882A JP S58153414 A JPS58153414 A JP S58153414A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- voltage
- input signal
- level
- fet12
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
Landscapes
- Read Only Memory (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プログラム可能読出し専用メモリ（ＦＲＯＭ
）や消去可能読出し専用メモＩＪ （Ｅ Ｆ ＲＯＭ）
その他に用いられ、入力信号の電圧レベル番こより処理
モードを判定するレベル検出回路に関する。
）や消去可能読出し専用メモＩＪ （Ｅ Ｆ ＲＯＭ）
その他に用いられ、入力信号の電圧レベル番こより処理
モードを判定するレベル検出回路に関する。
従来、レベル検出回路としては第１図に示すような、所
謂Ｎ−ＭＯ８型インバータを用いたものが知られている
。１はＮチャンネル電界効果トランジスタ（以下及び特
許請求範囲ｔこおいてＮ −ＦＥＴと称す）、２はデプ
レッション型Ｎ−ＦＥＴと称す）で、ＤＮ−ＦＥＴ２の
チャンネル幅Ｗとチャンネル長ｌとの比Ｗ／ｌがＮ−Ｆ
ＥＴ１のＷ／ｌ よりも大きく設定されている。Ｎ−
ＦＥＴ１のドレイントＤＮ−Ｆ ＥＴ ２のソース及び
ゲートとが相互に接続され、ＤＮ−ＦＥＴ２のドレイン
が通常の電源電圧Ｖｃｃ（例えば５ｖとする）アミ源端
子３に接続され、Ｎ−ＦＥＴ１のソースが接地端子ＧＮ
Ｄに接続されると共に、Ｎ−ＦＥＴ１のゲートが入力信
号端子４に接続され、上記相互接続点から出力信号が取
り出されるように構成されている。
謂Ｎ−ＭＯ８型インバータを用いたものが知られている
。１はＮチャンネル電界効果トランジスタ（以下及び特
許請求範囲ｔこおいてＮ −ＦＥＴと称す）、２はデプ
レッション型Ｎ−ＦＥＴと称す）で、ＤＮ−ＦＥＴ２の
チャンネル幅Ｗとチャンネル長ｌとの比Ｗ／ｌがＮ−Ｆ
ＥＴ１のＷ／ｌ よりも大きく設定されている。Ｎ−
ＦＥＴ１のドレイントＤＮ−Ｆ ＥＴ ２のソース及び
ゲートとが相互に接続され、ＤＮ−ＦＥＴ２のドレイン
が通常の電源電圧Ｖｃｃ（例えば５ｖとする）アミ源端
子３に接続され、Ｎ−ＦＥＴ１のソースが接地端子ＧＮ
Ｄに接続されると共に、Ｎ−ＦＥＴ１のゲートが入力信
号端子４に接続され、上記相互接続点から出力信号が取
り出されるように構成されている。
第１図、のレベル検出回路で、入力信号が５Ｖ以下の場
合、設定された’Ｎ／ｌ によりＮ−ＦＥＴＩの抵抗
値がＤＮ−ＦＥＴ２の抵抗値より大きくなり、出力信号
はｖｃｅの電圧に近い電圧レベル（後述の低電圧レベル
に対し高電圧レベル側の出力信号レベルをＨと称す）に
なる。一方、入力信号が２０Ｖのような高電圧の場合、
Ｎ−ＦＥＴＩの導通抵抗が低下し、Ｎ−ＦＥＴ１の抵抗
値とＤＮ−ＦＥＴ２の抵抗値との比により出力信号はＧ
ＮＤに近い低電圧レベル（以下この出力信号レベルヲＬ
と称す）になる。
合、設定された’Ｎ／ｌ によりＮ−ＦＥＴＩの抵抗
値がＤＮ−ＦＥＴ２の抵抗値より大きくなり、出力信号
はｖｃｅの電圧に近い電圧レベル（後述の低電圧レベル
に対し高電圧レベル側の出力信号レベルをＨと称す）に
なる。一方、入力信号が２０Ｖのような高電圧の場合、
Ｎ−ＦＥＴＩの導通抵抗が低下し、Ｎ−ＦＥＴ１の抵抗
値とＤＮ−ＦＥＴ２の抵抗値との比により出力信号はＧ
ＮＤに近い低電圧レベル（以下この出力信号レベルヲＬ
と称す）になる。
しかしながら第１図のレベル検出回路は、Ｎ −ＭＯ５
型インバータの反転電圧をＶｃｃ〜高電圧の間に設定し
ているだけであるので、入力信号の電圧レベルがＶＣＣ
以下で〆つてもＮ−ＭＯ５Ｉの閾値電圧以上の場合番こ
電源端子から接地端子へ貫通電流が流れる問題を有する
。
型インバータの反転電圧をＶｃｃ〜高電圧の間に設定し
ているだけであるので、入力信号の電圧レベルがＶＣＣ
以下で〆つてもＮ−ＭＯ５Ｉの閾値電圧以上の場合番こ
電源端子から接地端子へ貫通電流が流れる問題を有する
。
本発明は上記問題に鑑み、出力信号がＬになる場合には
貫通電流が流れず、したがって消費電力の少ないレベル
検出回路を提供することを目的とするものである。すな
わち本発明は、Ｎ−ＦＥＴと、このＮ−ＦＥＴよりも導
通抵抗が十分小さくなるようζこＷ／ｌが大きく設定さ
れたＰチャンネル電解効果トランジスタ（以下及び特許
請求の範囲においてＰ−ＦＥＴと称す）とをドレインで
相互に接続して相補型金属酸化膜半導体（以下及び特許
請求の範囲番とおいてＣ−ＭＯＳと称す）を形成し、上
記Ｎ−ＦＥＴとＰ−ＦＥＴのゲートにそれぞれ一定の電
圧を印加し、Ｐ−ＦＥＴのソースに入力信号を印加する
と共に、上記相互接続点から出力信号を取り出すように
レベル検出回路を構成することにより上記目的を達成せ
んとするものである。
貫通電流が流れず、したがって消費電力の少ないレベル
検出回路を提供することを目的とするものである。すな
わち本発明は、Ｎ−ＦＥＴと、このＮ−ＦＥＴよりも導
通抵抗が十分小さくなるようζこＷ／ｌが大きく設定さ
れたＰチャンネル電解効果トランジスタ（以下及び特許
請求の範囲においてＰ−ＦＥＴと称す）とをドレインで
相互に接続して相補型金属酸化膜半導体（以下及び特許
請求の範囲番とおいてＣ−ＭＯＳと称す）を形成し、上
記Ｎ−ＦＥＴとＰ−ＦＥＴのゲートにそれぞれ一定の電
圧を印加し、Ｐ−ＦＥＴのソースに入力信号を印加する
と共に、上記相互接続点から出力信号を取り出すように
レベル検出回路を構成することにより上記目的を達成せ
んとするものである。
以下実施例により本発明の詳細な説明する。
第２図は本発明の一実施例を示し、１１はＮ −ＦＥＴ
、１２はＰ−ＦＥＴで、Ｎ−ＦＥＴＩＩとＰ−ＦＥＴ１
２はドレインで相互接続されてＣＭＯ５を構成すると共
に、Ｐ−ＦＥＴ１２の方がＮ−ＦＥＴ１１よりもＷ／ｌ
が大きく設定されている。Ｐ−ＦＥＴ１２のソースがＤ
Ｎ−ＦＥＴ１３を介して入力端子４に接続され、Ｎ−Ｆ
ＥＴＩＩのソースが接地されていると共に、Ｎ−ＦＥＴ
１１、Ｐ−ＦＥＴ１２及びＤＮ−ＦＥＴ１３の各ゲート
が電圧ｖｃｃ（従来例と同じく例えば５ｖとする）の電
源端子３に接続され、ＣＭＯ５の相互接続点が出力端子
とされている。ここで、電源端子３に印加される電圧は
検出の基準電圧であって１例示のＶＣＨに限定されるも
のではない。以下の実施例についても同じである。
、１２はＰ−ＦＥＴで、Ｎ−ＦＥＴＩＩとＰ−ＦＥＴ１
２はドレインで相互接続されてＣＭＯ５を構成すると共
に、Ｐ−ＦＥＴ１２の方がＮ−ＦＥＴ１１よりもＷ／ｌ
が大きく設定されている。Ｐ−ＦＥＴ１２のソースがＤ
Ｎ−ＦＥＴ１３を介して入力端子４に接続され、Ｎ−Ｆ
ＥＴＩＩのソースが接地されていると共に、Ｎ−ＦＥＴ
１１、Ｐ−ＦＥＴ１２及びＤＮ−ＦＥＴ１３の各ゲート
が電圧ｖｃｃ（従来例と同じく例えば５ｖとする）の電
源端子３に接続され、ＣＭＯ５の相互接続点が出力端子
とされている。ここで、電源端子３に印加される電圧は
検出の基準電圧であって１例示のＶＣＨに限定されるも
のではない。以下の実施例についても同じである。
本実施例で入力端子４に例えば２０Ｖのような高電圧の
入力信号が印加されたとする。入力信号によりＤＮ−Ｆ
ＥＴＩ ３のドレインへの印加電圧が上昇すると、ＤＮ
−ＦＥＴ１３とＰ−ＦＥＴ１２との相互接続点３点の電
圧も上昇し、３点の電圧Ｈｓ ［Ｖｃｃ−（ＤＮ −Ｆ
ＥＴ １３の実効閾値電圧）〕に達すると０Ｎ−ＦＥ
Ｔ１３が非導通状類Ｃ以下導通状態をオン、非導通状頓
をオフと称す）になり、それ以上入力信号の電圧が上昇
しても１点での電圧は固定される。ここで実効閾値電圧
とは値電圧に基板効果による閾値電圧の上昇の補正を加
えたものをいう。０Ｎ−ＦＥＴ１３として閾値電圧約−
３ｖのものを使用するとａ点での固定された電圧は約７
ｖとなって、Ｐ−ＦＥＴ１２がオンになると共に、Ｎ−
ＦＥＴＩＩもオンであるので、入力端子４から接地端子
へ電流が流れる。Ｎ−ＦＥＴＩＩの導通抵抗がＰ−ＦＥ
Ｔ１２の導通抵抗より十分大きくなるように設定されて
いるので、ＣＭＯ８の相互接続点すの電圧、すなわち出
力信号レベルはＨとなる。
入力信号が印加されたとする。入力信号によりＤＮ−Ｆ
ＥＴＩ ３のドレインへの印加電圧が上昇すると、ＤＮ
−ＦＥＴ１３とＰ−ＦＥＴ１２との相互接続点３点の電
圧も上昇し、３点の電圧Ｈｓ ［Ｖｃｃ−（ＤＮ −Ｆ
ＥＴ １３の実効閾値電圧）〕に達すると０Ｎ−ＦＥ
Ｔ１３が非導通状類Ｃ以下導通状態をオン、非導通状頓
をオフと称す）になり、それ以上入力信号の電圧が上昇
しても１点での電圧は固定される。ここで実効閾値電圧
とは値電圧に基板効果による閾値電圧の上昇の補正を加
えたものをいう。０Ｎ−ＦＥＴ１３として閾値電圧約−
３ｖのものを使用するとａ点での固定された電圧は約７
ｖとなって、Ｐ−ＦＥＴ１２がオンになると共に、Ｎ−
ＦＥＴＩＩもオンであるので、入力端子４から接地端子
へ電流が流れる。Ｎ−ＦＥＴＩＩの導通抵抗がＰ−ＦＥ
Ｔ１２の導通抵抗より十分大きくなるように設定されて
いるので、ＣＭＯ８の相互接続点すの電圧、すなわち出
力信号レベルはＨとなる。
一方、入力信号レベルがＶＣＣ以下の場合、０Ｎ−ＦＥ
Ｔ１３がオンとなって３点の電圧もＶＣＣ以下となり、
Ｐ−ＦＥＴ１２がオフとなる。Ｎ−ＦＥＴＩＩはオンで
あるので、出力信号レベルは接地端子からＮ−ＦＥＴＩ
Ｉを通してＬとなる。
Ｔ１３がオンとなって３点の電圧もＶＣＣ以下となり、
Ｐ−ＦＥＴ１２がオフとなる。Ｎ−ＦＥＴＩＩはオンで
あるので、出力信号レベルは接地端子からＮ−ＦＥＴＩ
Ｉを通してＬとなる。
本実施例はＤＮ、−ＦＥＴ１３を備えているので、Ｐ−
ＦＥＴ１２が形成されているＮウェルとＮ−ＦＥＴＩＩ
のドレインとに印加される入力信号電圧が低下し、ラッ
チアップ現象の発生を防止する上で優れている。
ＦＥＴ１２が形成されているＮウェルとＮ−ＦＥＴＩＩ
のドレインとに印加される入力信号電圧が低下し、ラッ
チアップ現象の発生を防止する上で優れている。
第３図は他の実施例を示し、第、２図におけるＤＮ−Ｆ
ＥＴ１３を除いたものである。入力信号レベル力［Ｖｃ
ｃ （Ｐ −Ｆ Ｅ Ｔ Ｊ ２の閾値電圧）〕以上
の場合Ｐ−ＦＥＴ１２及びＮ−ＦＥＴ１１が共にオンと
なって、両者の導通抵抗の比により出力信号レベルはＨ
となり、一方、入力信号レベルが上記電圧よりも低い場
合Ｐ−ＦＥＴ１２がオフとなり、出力電圧レベルは接地
端子からＮ−ＦＥＴ１ｌを通してＬとなる。
ＥＴ１３を除いたものである。入力信号レベル力［Ｖｃ
ｃ （Ｐ −Ｆ Ｅ Ｔ Ｊ ２の閾値電圧）〕以上
の場合Ｐ−ＦＥＴ１２及びＮ−ＦＥＴ１１が共にオンと
なって、両者の導通抵抗の比により出力信号レベルはＨ
となり、一方、入力信号レベルが上記電圧よりも低い場
合Ｐ−ＦＥＴ１２がオフとなり、出力電圧レベルは接地
端子からＮ−ＦＥＴ１ｌを通してＬとなる。
本実施例ではＰ−ＦＥＴ１２が形成されているＮウェル
とＮ−ＦＥＴＩＩのドレインとに高電圧が印加されるの
で、ラッチアップ現象を起しやすくなる。そのため、Ｐ
ＦＥＴ１２とＮ ＦＥＴ１１の距離を十分に設け
たり、Ｎウェルの内外をガードしてＰ−ＦＥＴ２の周囲
に他のＦＥＴを配置しないようにするなどの配慮がなさ
れることが望ましい。
とＮ−ＦＥＴＩＩのドレインとに高電圧が印加されるの
で、ラッチアップ現象を起しやすくなる。そのため、Ｐ
ＦＥＴ１２とＮ ＦＥＴ１１の距離を十分に設け
たり、Ｎウェルの内外をガードしてＰ−ＦＥＴ２の周囲
に他のＦＥＴを配置しないようにするなどの配慮がなさ
れることが望ましい。
第４図はさらに他の実施例を示し、第２図の実施例のＤ
Ｎ−ＦＥＴ１３を１個もしくは複数個のＮ−ＦＥＴ１４
．１５ 、・・・・・・に置き換え、これらＮ ＦＥ
Ｔ１４．１５の閾値電圧による電圧降下を利用してＰ−
ＦＥＴ１２及びＮ−ＦＥＴ１１への印加電圧を低下させ
たものである。動作は第２図の実施例と同様である。本
実施例では、Ｎ−ＦＥＴ１４，１５の数を適宜に設定す
ればＰ−ＦＥＴ１２及びＮ−ＦＥＴＩＩに印加される入
力信号電圧を調整することができる。
Ｎ−ＦＥＴ１３を１個もしくは複数個のＮ−ＦＥＴ１４
．１５ 、・・・・・・に置き換え、これらＮ ＦＥ
Ｔ１４．１５の閾値電圧による電圧降下を利用してＰ−
ＦＥＴ１２及びＮ−ＦＥＴ１１への印加電圧を低下させ
たものである。動作は第２図の実施例と同様である。本
実施例では、Ｎ−ＦＥＴ１４，１５の数を適宜に設定す
ればＰ−ＦＥＴ１２及びＮ−ＦＥＴＩＩに印加される入
力信号電圧を調整することができる。
第５図はさらに他の実施例を示し、第２図の実施例にお
けるＰ−ＦＥＴ１２のゲートと電源端子３との間にＰ−
ＦＥＴ１５を設けたものである。
けるＰ−ＦＥＴ１２のゲートと電源端子３との間にＰ−
ＦＥＴ１５を設けたものである。
本実施例の動作も第２図の実施例と同様であるが。
Ｐ−ＦＥＴ１５の閾値電圧分だけＰ−ＦＥＴ１２のゲー
ト電圧が低下することによりＰ−ＦＥＴ１２の抵抗が低
下して汚れ込む電流が増加するため、Ｐ−ＦＥＴ１２の
立ち上り速度が太き（なる。
ト電圧が低下することによりＰ−ＦＥＴ１２の抵抗が低
下して汚れ込む電流が増加するため、Ｐ−ＦＥＴ１２の
立ち上り速度が太き（なる。
第６図はさらに他の実施例を示し、このようにＰ−ＦＥ
Ｔ１２と入力端子との間蚤こ複数個のＤＮ−ＦＥＴＩ
６．１７を設けることによっても、ａ点の電圧を適当な
値に設定することができる。
Ｔ１２と入力端子との間蚤こ複数個のＤＮ−ＦＥＴＩ
６．１７を設けることによっても、ａ点の電圧を適当な
値に設定することができる。
以上に説明した如く１本発明のレベル検出回路は、Ｎ−
ＦＥＴＩＩとそれよりＷ／ｌ が大きく設定されたＰ
−ＦＥＴ１２とで形成されるＣ−ＭＯＳのＰ−ＦＥＴ１
２のソースに入力信号が直接に、あるいは電圧降下され
て印加されるように構成されているので、入力信号レベ
ルが高電圧の場合は入力端子から接地端子へ貫通電流が
流れるが、入力信号レベルが低下して出力信号が低電圧
レベルＬになるときはＰ−ＦＥＴ１２がオフとなってい
て貫通電流が流れず、消費電力を少なくすることができ
る。
ＦＥＴＩＩとそれよりＷ／ｌ が大きく設定されたＰ
−ＦＥＴ１２とで形成されるＣ−ＭＯＳのＰ−ＦＥＴ１
２のソースに入力信号が直接に、あるいは電圧降下され
て印加されるように構成されているので、入力信号レベ
ルが高電圧の場合は入力端子から接地端子へ貫通電流が
流れるが、入力信号レベルが低下して出力信号が低電圧
レベルＬになるときはＰ−ＦＥＴ１２がオフとなってい
て貫通電流が流れず、消費電力を少なくすることができ
る。
第１図は従来のレベル検出回路を示す回路図、第２図な
いし第６図はそれぞれ本発明の実施例を示す回路図であ
る。 １．１１．１４．１５・・・Ｎ−ＦＥＴ−２，１３，１
６，１７・・・ＤＮ−ＦＥＴ、３・・・電源端子、 ４
・・・入力端子、 １２．１６・・・−ＦＥＴ 特許出願人 株式会社 リコー 代 理 人 弁理士 青白 葆 外２名第１図 第２図 第４ｒ２１ 第５０ 第６図
いし第６図はそれぞれ本発明の実施例を示す回路図であ
る。 １．１１．１４．１５・・・Ｎ−ＦＥＴ−２，１３，１
６，１７・・・ＤＮ−ＦＥＴ、３・・・電源端子、 ４
・・・入力端子、 １２．１６・・・−ＦＥＴ 特許出願人 株式会社 リコー 代 理 人 弁理士 青白 葆 外２名第１図 第２図 第４ｒ２１ 第５０ 第６図
Claims (1)
- （１） Ｎ −Ｆ Ｅ Ｔと該Ｎ−ＦＥＴよりも大き
いＷ／１を有するＰ−ＦＥＴとをドレインで相互接続し
てＣ−ＭＯＳを形成し、上記Ｎ−ＦＥＴとＰ−ＦＥＴの
ゲートにそれぞれ一定の電圧を印加し、Ｐ −ＦＥＴの
ソースに入力信号を印加すると共に、上記相互接続点を
出力端子としたことを特徴とするレベル検出回路。 （２３Ｎ −Ｆ Ｅ Ｔと該Ｎ−ＦＥＴよりも大きい−
Ｗ／１を有するＰ−ＦＥＴとをドレインで相互接続して
Ｃ−ＭＯＳを形成し、上記Ｎ−ＦＥＴとＰ−ＦＥＴのゲ
ートにそれぞれ一定の電圧を印加し、Ｐ−ＦＥＴのソー
スに定電圧回路を介して入力信号を印加すると共に、上
記相互接続点を出力端子としたことを特徴とするレベル
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57035658A JPS58153414A (ja) | 1982-03-05 | 1982-03-05 | レベル検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57035658A JPS58153414A (ja) | 1982-03-05 | 1982-03-05 | レベル検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58153414A true JPS58153414A (ja) | 1983-09-12 |
Family
ID=12447966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57035658A Pending JPS58153414A (ja) | 1982-03-05 | 1982-03-05 | レベル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58153414A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63127165A (ja) * | 1986-11-17 | 1988-05-31 | Nec Corp | レベル比較器 |
| JPH02231574A (ja) * | 1989-03-03 | 1990-09-13 | Toshiba Corp | 電位検知回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717223A (en) * | 1981-06-01 | 1982-01-28 | Toshiba Corp | Semiconductor integrated circuit |
-
1982
- 1982-03-05 JP JP57035658A patent/JPS58153414A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717223A (en) * | 1981-06-01 | 1982-01-28 | Toshiba Corp | Semiconductor integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63127165A (ja) * | 1986-11-17 | 1988-05-31 | Nec Corp | レベル比較器 |
| JPH02231574A (ja) * | 1989-03-03 | 1990-09-13 | Toshiba Corp | 電位検知回路 |
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