JPH02219468A - 整流回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は整流回路に係り、更に詳述すればＭＯＳ　Ｆ
　ＥＴを整流素子として用いた整流回路の効率向上なら
びに出力電圧の安定化が図れる単相および多相交流整流
用の整流回路に関する。

［従来の技術］ この種の整流回路としては従来例えば実開昭６３−５８
８９８号公報に記載されているものと、電子情報通信学
会技術研究報告信学技報ＹＯＬ、８７　Ｎｏ、２８１　
とがある。

この従来技術のうち前者の技術はＦＥＴのゲート・ソー
ス間に制御用交流電圧を加え、このＦＥＴのソース・ド
レイン回路を介して整流用交流電圧を整流するようにし
た整流回路であって、少なくとも前記ＦＥＴのゲート・
ソース回路と直列に、前記ＦＥＴの導通側の極性の前記
制御用交流電圧を阻止する極性となるように、ツェナー
ダイオードを設け、かつ前記ゲート・ソース回路と並列
に抵抗を設けた整流回路である。

また後者の技術は、ＦＥＴを整流素子として用いた場合
のオン抵抗を減少させることでソース・ドレイン間の寄
生ダイオードによる整流産損失を改善する整流回路であ
る。

［発明が解決しようとする課題］ 前記した従来技術の内部音は第４図に示すように、ＭＯ
ＳＦＥＴＱＩのゲートに加える電圧の流通時間をツェナ
ーダイオードＺＤＩにより制御し、電流が必要な方（Ｍ
ＯＳＦＥＴからりアクドルの方向）に流れる時のみＭＯ
ＳＦＥＴを導通させて電流の逆流を防止し、整流効率を
上げるようにしたものである。

また後者は第５図に示すように、−次回路のスイッチン
グ素子ＱＯがオンの時に整流素子としてのＭＯＳＦＥＴ
ＱＩをオンさせ、さらにスイッチング素子ＱＯがオフの
時は回生電流を流すためにＭＯＳＦＥＴＱ２をオンさせ
て整流を行なおうとするものである。

いずれも主目的はＭＯＳＦＥＴの飽和電圧を下げて効率
向上を計ろうとするものであるが、第４図および第５図
に示すいずれの回路も直流出力電力に必要な巻線と同じ
相の二次巻線から電圧を取出し、整流用ＭＯＳＦＥＴの
ゲートに加えて同期整流を行なっている。

このような構成では第６図に示すような多相交流の整流
回路においては、各相間に短絡電流が流れて動作しない
。

このことを第７図を用いてもう少し詳細に説明する。

第７図に示すように、Ａ相の電圧が正の時は第６図にお
けるＭＯＳＦＥＴＱ１．（Ｑ４）は導通となる。ただし
、この時ＭＯＳＦＥＴＱＩ。

（Ｑ４）には原理上ドレイン・ソース間に寄生ダイオー
ドが生じるために両方向導通状態となる。

また、Ｂ相の電圧は第７図に示すようにＡ相がまだ正の
内に立上り始め、Ｂ相整流用のＭＯＳＦＥＴＱ２．（Ｑ
５）も同様に両方向導通状態となる。

したがって、両方のＭＯＳＦＥＴが導通となるため、Ａ
相とＢ相の電位差により第７図のように短絡電流が流れ
て整流の目的を達することができないという大きな問題
点があった。

この発明は前記した各問題点を除去するために、多相交
流の整流をＭＯＳＦＥＴを整流素子として整流回路の効
率向上ならびに出力電圧の安定化を図ることが可能な整
流回路を提供することを目的とする。

のソース・ドレイン回路を介して整流用交流電圧を整流
する整流回路を構成するに当り、前記ＭＯＳＦＥＴを流
れる電流と同位相の電流をカーレントトランスの一次側
コイルで検出し、この検出電流を前記カーレントトラン
スの二次側コイルで電圧に変換して得た制御用交流電圧
をそれぞれ同位相のＭＯＳＦＥＴのゲートソース間に加
えることで前記同位相のＭＯＳＦＥＴを導通制御して整
流することで達成される。

またこの発明の第２の目的はＭＯＳＦＥＴの整流出力電
圧と基準電圧とを比較して得た差の電圧を増幅し、この
増幅された電圧をＭＯＳＦＥＴのケート・ソース間に印
加されている制御用交流電圧に加算してゲートに加える
ことにより出力電圧を安定化することで達成される。

［課題を解決するための手段］ 上記したこの発明の目的は、ＭＯ８型電界効果トランジ
スタＭＯＳＦＥＴのゲート・ソース間に制御用交流電圧
を加えて前記ＭＯＳＦＥＴ［作　用］ 整流素子としてＭＯＳＦＥＴを用い、そのゲート・ソー
ス間に入力交流に同期したカーレントトランスの二次側
制御交流電圧を印加してＭＯＳＦＥＴのソース・ドレイ
ン間で例えば三相交流の整流を行なうことができる。

またＭＯＳＦＥＴ固有の性質つまりソース・ドレイン（
またはドレイン・ソース）間の内部抵抗が極小の両方向
導通状態で整流作用が営まれるので、低電圧大電流の整
流出力取出しに当ってもＭＯＳＦＥＴでの電圧降下が著
しく少ない。

さらに整流素子として用いたＭＯＳＦＥＴを電圧安定化
のための能動素子として兼用でき、そのゲート電位を入
力交流電圧や整流出力電圧の変動に対応して変化させる
ことで整流出力電圧の安定化を計ることができる。

［実施例］ 実施例について図面を参照して説明する。

この発明の大略的な構成は第１図に示すように、ＭＯ８
型電界効果トランジスタ（ＭＯＳＦＥＴ）Ｑｌ〜Ｑ６の
ゲート・ソース間に制御用交流電圧を加えて前記ＭＯＳ
ＦＥＴのソース・ドレイン回路を介して整流用交流電圧
を整流する整流回路を構成するに当り、前記ＭＯＳ　Ｆ
　ＥＴＱＩ−Ｑ６のソース・ドレイン間を流れる電流と
同位相の電流をカーレントトランスＣＴＡ〜ＣＴＣの一
次側コイルで検出し、この検出電流を前記カーレントト
ランスＣＴＡ−ＣＴＣの二次側コイルで電圧に変換して
得た制御用交流電圧をそれぞれ同位相のＭＯＳＦＥＴＱ
Ｉ〜Ｑ６のゲート・６３ス間に加えることで前記同位相
のＭＯＳＦＥＴを導通制御して整流するように構成され
ている。

またこの発明の第２の実施例は第３図に示すように、Ｍ
ＯＳＦＥＴＱＩ〜Ｑ６の整流出力電圧と基準電圧とを比
較して得た差の電圧を比較アンプＡＭＰで増幅し、この
増幅された電圧をＭＯＳＦＥＴのケート・ソース間に印
加されている制御用交流電圧に加算してゲートに加える
ことにより出力電圧を安定化できるようになされている
。

第１図はこの発明の第１の実施例の詳細な回路例を示す
もので、−例としてＹ結線の商用３相交流電源ＥＡ、Ｅ
Ｂ、ＥＣの出力線をそれぞれカーレントトランスＣＴＡ
、ＣＴＢ、ＣＴＣの各−次コイルを個別に経て同様にＹ
型結線の三相トランスＴ１の一次コイルＰＡ、ＰＢ。

ｐｃにそれぞれ接続する。

この三相トランスＴＩの対をなす３組の二次コイルＳＡ
、ＳＡ・ＳＢ、ＳＢ・ＳＣ，ＳＣとチョークコイルＬ１
との間にそれぞれＭＯＳＦＥＴＱＩ〜Ｑ６のソース・ド
レインを各個別に接続し、各ＭＯＳＦＥＴＱＩ−Ｑ６の
ゲート・ソース間に前記カーレントトランスＣＴＡ。

ＣＴＢ、ＣＴＣの二次コイルの端子Ａｌ−Ａ４゜Ｂｌ　
−８４、Ｃｌ−Ｃ４をそれぞれ接続すると共に、前記チ
ョークコイルＬｌと三相トランスＴ１の二次コイルの中
点ＮＰとの間に前記チョークコイルＬｌとフィルタを構
成するコンデンサＣＯと負荷Ｚ１を接続したものである
。

また前記したカーレントトランスＣＴＡ。

ＣＴＢ、ＣＴＣの各−次コイルは太い線を１ターン程度
巻き、各二次コイルは細い絶縁導線を１０００ターン程
度として約１０ボルトの制御用交流電圧を得てこれら各
電圧が同位相のＭＯＳＦＥＴＱＩ〜Ｑ６のゲート尋ソー
ス間に加わるように接続し、さらにＭＯＳＦＥＴＱＩ〜
Ｑ６からチョークコイルＬ１に電流が流れる（以下この
方向を正方向と呼ぶ）時にゲートが正となるように接続
する。

なおり−レントトランスＣＴＡ−ＣＴＣの二次コイルは
極く細い線を１０００ターン程度巻いているので、各二
次コイルの内部抵抗は比較的高抵抗値となっているから
、ＭＯＳＦＥＴＱ１〜Ｑ６のゲートとソース間に各二次
コイルをダイレクトに接続しても各ＦＥＴは破壊しない
。

このようにすることでＭＯＳＦＥＴのゲートが順方向バ
イアス時すなわち正方向電流時のみＭＯＳＦＥＴＱＩ〜
Ｑ６が極小内部抵抗の両方向導通状態となって整流作用
を営む。

一方前記以外の時はＭＯＳＦＥＴＱＩ〜Ｑ６はこれらの
ゲート電位が逆バイアスになるためカットオフ状態すな
わち寄生ダイオードのみとなるため整流回路の短絡はお
こらない。

以下このことを第２図を用いて更に詳細に説明する。

第２図は各相の電圧、電流および代表としてＭＯＳＦＥ
ＴＱＩ、Ｑ２のゲート電圧を示す。

ＭＯＳＦＥＴＱＩ、Ｑ２のゲート電圧は三相交流電圧Ａ
相、Ｂ相と同位相の電流波形に同期しているので、ソー
スからドレイン方向つまり正方向に電流が流れる時のみ
ＭＯＳＦＥＴＱＩ。

Ｑ２はオンとなって第２図斜線部分の整流出力となる。

したがって、ゲートが逆バイアスとなっている前記以外
のときにはＭＯＳＦＥＴはカットオフとなっているので
電流の逆流すなわちＭＯＳＦＥＴの短絡はおこらない。

この実施例によると、ＭＯＳＦＥＴを用いた多相整流回
路が実現でき、整流素子の内部抵抗が極めて小さい電流
効率のよい大電流整流が可能になる。

また、この大電流整流は単相交流の整流回路においても
動作可能なことはいうまでもない。

さらに第１図において、ＭＯＳＦＥＴのピーク電流の増
加を許すことができるならチョークコイルＬ１を除いて
も目的を実現することができる。

次にこの発明の第２の実施例を第３図を用いて説明する
。

この第２の実施例は第１図に示す整流回路において直流
出力電圧を安定化させるものである。

整流回路は第１図に示す構成と同一であるが、ＭＯＳＦ
ＥＴＱＩ〜Ｑ６のゲート・ソース間に加える制御電圧を
基準電圧ＥＳと直流出力電圧ＥＯを比較する差動増幅器
ＡＭＰＩの入力に接続し、この両人力の誤差出力とカー
レントトランスＣＴＡ、ＣＴＢ、ＣＴＣの各二次コイル
で取出された制御電圧とを抵抗Ｒ，Ｒで加算して加える
ように構成したものである。

この安定化回路において、基準電圧ＥＳと直流出力電圧
ＥＯとを差動増幅器ＡＭＰＩで比較し、誤差出力をカー
レントトランスＣＴＡ。

ＣＴＢ、ＣＴＣの各二次コイルで供給される制御電圧と
を抵抗Ｒ，Ｒで加算してＭＯ９ＦＥＴＱｌ−Ｑ６のゲー
ト・ソース間に加える。

今、直流出力ＥＯが何らかの要因で低下したと仮定する
と、差動増幅器ＡＭＰ＋の出力は上昇し、ＭＯＳＦＥＴ
ＱＩ−Ｑ６のゲート電圧が上昇する。

ＭＯＳＦＥＴのゲート電圧が上昇するとドレイン・ソー
ス間の抵抗が減少し、その電圧降下が小さくなる。

したがって、電圧降下分出力電圧が上昇し、出力電圧を
一定に保つことができる。

このようにＭＯＳＦＥＴのみで整流素子と直流安定化用
の能動素子とを兼用しているので大幅な効率向上とコス
トダウンおよび省スペース化が図れる。また回路構成も
簡単である。

［発明の効果］ この発明は以上説明したように構成されているので、以
下に記載する効果を奏する。

請求項１記載の整流回路においては、整流素子としてＭ
ＯＳＦＥＴを用い、そのゲート・ソース間に入力交流に
同期したカーレントトランスの二次側制御交流電圧を印
加してＭＯＳ　Ｆ　ＥＴのソース・ドレイン間で整流を
行なうようになしたので、ＭＯＳＦＥＴ固有の性質つま
りソース・ドレイン（またはドレイン・ソース）間の内
部抵抗が極小の状態で整流作用が営まれるので、大電流
の整流出力取出しに当っても電圧降下が著しく少ない効
率のよい整流回路が得られる効果がある。

請求項２によれば、整流素子として用いたＭＯＳＦＥＴ
を電圧安定化のための能動素子として兼用し、そのゲー
ト電位を入力交流電圧や整流出力電圧の変動に対応して
変化させることで整流出力電圧の安定化を計ることがで
きるから、直流安定化のための大出力の能動素子を別途
要しないので小型軽量かつ安価な大電力整流直流安定化
電源が得られるという効果を有する。

【図面の簡単な説明】

第１図はこの発明の第１実施例による整流回路の構成図
、第２図は同上の動作説明図、第３図はこの発明の他の
実施例の整流回路の構成図、第４図および第５図はいず
れも従来の整流回路の構成図、第６図は従来の整流回路
を多相交流回路の整流回路として試みた構成図、第７図
は第６図に示すものの変圧器の相電圧と相電流の関係を
示す動作説明図である。 Ｑ１〜Ｑ６・・・ＭＯＳＦＥＴ ＣＴＡ−ＣＴＣ・・・カーレントトランスＴ１・・・三
相トランス

Claims (1)

1. 【特許請求の範囲】 １、ＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦＥＴ
   と称する）のゲート・ソース間に制御用交流電圧を加え
   て前記ＭＯＳＦＥＴのソース・ドレイン回路を介して整
   流用交流電圧を整流する整流回路において、前記ＭＯＳ
   ＦＥＴを流れる電流と同位相の電流をカーレントトラン
   スの一次側コイルで検出し、この検出電流を前記カーレ
   ントトランスの二次側コイルで電圧に変換して得た制御
   用交流電圧をそれぞれ同位相のＭＯＳＦＥＴのゲートソ
   ース間に加えることで前記同位相のＭＯＳＦＥＴを導通
   制御して整流することを特徴とする整流回路。 ２、ＭＯＳＦＥＴの整流出力電圧と基準電圧とを比較し
   て得た差の電圧を増幅し、この増幅された電圧をＭＯＳ
   ＦＥＴのゲート・ソース間に印加されている制御用交流
   電圧に加算してゲートに加えることにより出力電圧を安
   定化した請求項１記載の整流回路。