JPH02219252A

JPH02219252A - 半導体装置の製造方法

Info

Publication number: JPH02219252A
Application number: JP4124189A
Authority: JP
Inventors: Matsuo Takaoka; 高岡　松雄
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-02-20
Filing date: 1989-02-20
Publication date: 1990-08-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕本発明は半導体酸化膜のような絶縁層を介して。

半導体基板同士を接着することにより、絶縁層上に素子
を形成する。所謂、貼り合わせＳｏｌ技術における半導
体装置の製造方法に関し。

貼り合わせＳＯＩ基板を用いた場合の素子分離領域形成
に起因する結晶欠陥の低減を目的とし。

第一の半導体基板上に、順次、非酸化性膜及び第一の絶
縁膜を形成する工程と、第二の半導体基板上に、第二の
絶縁膜を形成する工程と。

該第二の半導体基板を該第二の絶縁膜並びに該第一の絶
縁膜を介して、該第一の半導体基板上に接着する工程と
、該第一の半導体基板または第二の半導体基板の接着面
とは反対の面を一定量エッチングする工程と。

一定量エッチングされた該第一の半導体基板または第二
の半導体基板に、底面に非酸化性膜が露出する素子間分
離用の溝を形成し５次いで、酸化を行って溝内に第三の
絶縁膜を形成する工程とを有することにより構成する。

〔産業上の利用分野〕

本発明は半導体酸化膜のような絶縁層を介して半導体基
板同士を接着することにより、絶縁層上に素子を形成す
る。所謂、貼り合わせＳＯＩ技術における半導体装置の
製造方法、特に、ＳＯＩ基板を用いた場合の素子分離領
域形成に起因する結晶欠陥の低減化に関する。

半導体集積回路装置も益々、高集積化、高速化が要求さ
れている。

このため、Ｓｏｌ基板を用いた装置の開発も微細化とと
もに、装置の性能の向上が必要となっている。

〔従来の技術〕

第３図に従来方式のＳｏｌ基板上の素子分離方法につい
て、模式断面図で示す。

図において、２７は第一のＳｉ基板、２８は第一の３４
０ｇ膜、２９は第二のＳｉ基板、３０は第二の３４０ｇ
膜。

３１は第一のエピタキシャル層、３２は第三のＳｉＯ□
膜３３は埋没コレクタ層、３４は第二のエピタキシャル
層、３５は第四のＳｉＯ□膜、３６はＵ溝、３７は第五
のＳｉＯ□膜である。

第３図（ａ）に示すように、第一のＳｉ基板２７を熱酸
化し５表面に第一のＳｉＯ□膜２８膜形８する。

第３図（ｂ）に示すように、もう一方の、第二のＳｉ基
板２９を熱酸化し１表面に第二の５ｉ０２膜３０を成長
し、パターニングする。

その上にＳｉ単結晶の第一のエピタキシャル層３１を形
成した後、硝酸で第二のＳｉ基板２９を表面処理し、薄
い第三のＳｉＯ□膜３２膜形２する。

次に、第３図（Ｃ）に示すように、第一のＳｉ基板２７
と第二のＳｉ基板２９を、それぞれ表面の第一の酸化膜
２８と第二のＳｉＯ□膜３０．並びに、第三の５ｉＯ７
膜３２を介在して、貼り合わせる。

貼り合わせた基板は、第３図（ｄ）に示すように、第二
のＳｉＯ□膜３０をストッパーとして第二のＳｉ基板２
９を研磨して除去する。

その結果第一のＳｉ基板２７の最上層には絶縁層の上に
薄いＳｉ単結晶の第一のエピタキシャル層３１が形成さ
れた形となる。

次に、第３図（ｅ）に示すように、第一のエピタキシャ
ル層３１に、ｎ゛拡散行い埋没コレクタ層３３を形成し
た後、全面にｎ型の第二のエピタキシャル層３４を成長
する。

引続き、第３図（ｆ）に示すように、成長した第二のエ
ピタキシャル層３４の上に、　ＣＶＤ法により第四のＳ
ｉＯ□膜３５を成長する。

次に、第３図（ｇ）に示すように、第四の５ｉｎ２膜３
５をパターニングした後、第一のＳｉＯ□膜２８膜形８
ッパーとして素子分離領域形成用のＵ溝３６を形成する
。

続いて、第３図（ｈ）に示すように、Ｕ溝３６の内壁に
熱酸化により第五のＳｉＯ□膜３７膜形７する。

この際、酸化熱処理により、埋没コレクタ層３３更に、
第二のエピタキシャル層３４のＳｉ単結晶内に。

結晶欠陥が発生する。

そして素子形成領域である第二のエピタキシャル層３４
に、バイポーラ・トランジスタを形成した場合に特性の
劣化を引き起こす。

上記のように、従来の貼り付けＳｏｌ基板では絶縁層に
ＳｉＯ２膜を利用していた。

このため、その後の素子分離領域形成時の熱酸化により
、Ｓｉ単結晶にストレスがかかり、素子形成領域に結晶
欠陥が発生していた。

〔発明が解決しようとする課題〕

従って、素子を形成しても、結晶欠陥の発生により、バ
イポーラ・トランジスタ等の特性が劣化し、信頼性が失
われる結果となっている。

本発明は、貼り付けＳｏｌ基板を用いて、素子分離を行
う場合の、結晶欠陥の低減を目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図において、１は第一の半導体基板、２は非酸化性膜、
３は第一の絶縁膜、４は第二の半導体基板、５は第二の
絶縁膜、６は素子分離領域形成用の溝、７は第三の絶縁
膜である。

第１図（ａ）に示すように、第一の半導体基板１上に非
酸化性膜２を形成し、その上に第一の絶縁膜３を形成す
る。

又、第１図（ｂ）に示すように、第二の半導体基板４上
に第二の絶縁膜５を形成する。

次に、第１図（ｃ）に示すように、第一の半導体基板１
上の第一の絶縁膜３と、第二の半導体基板４上の第二の
絶縁膜５を貼り合わせてＳｏｌ基板とする。

続いて、第１図（ｄ）に示すように、第二の半導体基板
４を必要な厚さ迄研磨するか、又は、第一の半導体基板
１を必要な厚さまで研磨する。

必要な厚さまで研磨された第二の半導体基板４と第二の
絶縁膜５及び第一の絶縁膜３を通して或いは、第一の半
導体基板ｌに非酸化性膜２をストッパーとして、エツチ
ングにより底面に非酸化性膜が露出する素子分離領域形
成用の溝６を形成し　次いで、酸化を行って、溝の内壁
に第三の絶縁膜７を形成する。

〔作用〕

本発明では、第１１１９で示したように、素子分離領域
形成の際に、第一の半導体基板Ｘ上に非酸化性膜２を介
して第三の半導体酸化膜７が形成されているため、その
部位は酸化されることが無く。

従って欠陥の発生が生じない。

〔実施例〕

本発明の二つの実施例の工程順模式断面図を第２図に示
す。

図において、８は第一のＳｉ基板、９は第一の５ｉＯｚ
膜、１０はＳｉ３Ｎ４膜、１１は第二のＳｉＯ□膜、１
２は第二のＳｉ基板、１３は第三の５ｉ０２膜、１４は
第一のエピタキシャル層、１５は第四の５ｉ（ｈ膜、１
６は埋没コレクタ層、１７は第二のエピタキシャル層、
１８は第五のＳｉ０ｇ膜、１９はＵ溝、２０は第六のＳ
ｉＯ□膜、２１はポリＳｉ、　２２は第七のＳｉＯ□膜
、２３はＡｎ電極である。

二つの実施例とも、第一、第二のＳｉ基板としてｐ形＜
１００　＞方位、比抵抗１０Ωｃｍの鏡面研磨したＳｉ
ウェハーを用いる。

第一の実施例は、先ず、第２図（ａ）に示すように、第
一のＳｉ基板８を１，０００　”Ｃで熱酸化し、１μの
厚さに第一のＳｉＯ□膜９を形成し、続いてＣＶ［ｌ法
により、　Ｓ！３Ｎ４膜１０を８００°Ｃで３００人の
厚さに堆積し、その上に引続きＣＶＤ法により８００°
Ｃで１００人の厚さに第二の５ｉ０２膜１１を形成する
。

もう一方の第二のＳｉ基板１２を、第２図（ｂ）に示す
ように、　１，０００°Ｃで熱酸化し、　５，０００人
の厚さに第三の５ｉＯ７膜１３を形成した後、パターニ
ングする。その上にｐ型で比抵抗が１００ｃｍのＳｉの
第一のエピタキシャル層１４を５　、０００人の厚さに
成長した後、硝酸で第二のＳｉ基′Ｆｉ、１２を表面処
理し、薄い第四のＳｔＯ□膜１５を表面に形成する。

次に、第２図（Ｃ）に示すように、第一のＳｉ基板８上
の第二のＳｉＯ□膜１１と第二のＳｉ基板１２上の第四
のＳｉＯ□膜１５膜間５い合わせて接触し、軽く圧力を
かけて、窒素ガス中において、　１，２００°Ｃで３０
分間加熱して貼り合わせる。

続いて、第２図（ｄ）に示すように、貼り合わせた基板
は第三のＳｉＯ□膜１３をストッパーとし、第二のＳｉ
基Ｆｉ１２を研磨して完全に除去する。

その結果第一のＳｉ基板８の最上層には絶縁層の上に薄
いＳｉ単結晶の第一のエピタキシャル層１４が形成され
た形となる。

更に、第２図（ｅ）に示すように、この第一のエピタキ
シャル層１４に１　、２５０°Ｃでアンチモン（Ｓｂ）
のｎ＋全面拡散を行って、埋没コレクタ層１６を形成す
る。

続いて、埋没コレクタ層１６の表面に、ｎ型の第一のエ
ピタキシャル層１７を１０５０°Ｃで５分間の加熱処理
で、１μの厚さに成長させる。

続いて、第２図（ｆ）に示すように、成長した第二のエ
ピタキシャル層１７にＣＶＤ法により８００’Ｃで第五
の５ｉＱｚ膜１８を３，０００人の厚さに成長する。

次に、　Ｓｉ、ｌＮａ膜１０をストッパーとして異方性
エツチングにより素子分離領域にＵ溝１９を形成し続い
て、熱酸化により１　、０００°Ｃで１時間処理して３
，０００人の厚さに第六のＳｉＯ□膜２０をＵ溝１９の
内壁に形成する。

次に、第２図（ｇ）に示すように、ポリ５ｉ２１を８０
０°ＣでＵ溝１９内に成長させ、溝を埋める。

その後３研磨によって溝以外に堆積したポリＳｉを除去
する。

続いて、　１０００°Ｃで１時間の熱酸化を行い、第七
の５ｉｎ２膜２２を表面に３，０００人の厚さに成長す
る。

この後、第一のＳｉ基板８の第二のエピタキシャル層１
７内に通常の工程で、ヘース領域、エミックー領域の形
成を行い、　へ！電極２３をパターニングして素子を形
成する。

第二の実施例は、第２図（ｅ）で示された。埋没コレク
タ層１６並びに第二のエピタキシャル層１７の形成迄は
、第一の実施例と同一工程で行われる。

それから、第２図（ｈ）に示すように、第二のエピタキ
シャル層１７の上に、　ＣＶＯ法により、８００°Ｃで
　第二の５ｔＪａ膜２４を３，０００人の厚さに形成後
、パターニングする。

続いて、　５ｉＪ４１１ｉ２４を酸化マスクとして用い
３．５μの酸化を行う。その結果、素子分離のための第
五のＳｉＯ□膜２５膜形５される。

引続き、第２図（ｉ）に示すように、第一の実施例と同
様に、第二のエピタキシャル層１７内に通常の工程で、
ベース領域、エミッター領域の形成を行い、　Ａｌ電極
２６をパターニングして素子を形成する。

〔発明の効果〕

上記のように９本発明によれば、素子分離酸化の際の体
積膨張によるストレスが、主に横方向の影響のみであり
、底面からのストレスがほぼ無視できるため、結晶欠陥
の発生が低減できる。

【図面の簡単な説明】

第１図は本発明の原理説明図。第２図は本発明の実施例の工程順模式断面図。第３図は従来例の説明図である。図において。１は第一の半導体基板、２は非酸化性膜３は第一の絶縁
膜、　　　４は第二の半導体基板５は第二の絶縁膜、　
　　６は溝。７は第三の絶縁膜、　　　８は第一のＳｉ基板。９は第一のＳｉＯ□膜、１０はＳｉ３Ｎ４膜１１は第二
のＳｉＯ□膜、１２は第二のＳｉ基板１３は第三のＳｉ
Ｏ□膜１４は第一のエピタキシャル層。１５は第四の５ｉＯ７膜、１６は埋没コレクタ層。１７は第二のエピタキシャル層。１８は第五のＳｉＯ□膜、１９はＵ溝２０は第六のＳｉＯ□膜、２１はポリＳｉ。２２は第七のＳｉＯ□膜、２３はへｌ電極２４は第二の
５ｉＪｎ膜、２５は第五の５ｉＯ７膜。２６はへ！電極 ℃

Claims

【特許請求の範囲】第一の半導体基板（１）上に、順次、非酸化性膜（２）
及び第一の絶縁膜（３）を形成する工程と、第二の半導
体基板（４）上に、第二の絶縁膜（５）を形成する工程
と、該第二の半導体基板（４）を該第二の絶縁膜（５）並び
に該第一の絶縁膜（３）を介して、該第一の半導体基板
上（１）に接着する工程と、該第一の半導体基板（１）または第二の半導体基板（４
）の接着面とは反対の面を一定量エッチングする工程と
、一定量エッチングされた該第一の半導体基板（１）また
は第二の半導体基板（４）に、底面に非酸化性膜（２）
が露出する素子間分離用の溝（６）を形成し、次いで酸
化を行って、溝（６）内に第三の絶縁膜（７）を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。