JPH02218248A - ラインインタフェース盤二重化方式 - Google Patents
ラインインタフェース盤二重化方式Info
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- JPH02218248A JPH02218248A JP1038306A JP3830689A JPH02218248A JP H02218248 A JPH02218248 A JP H02218248A JP 1038306 A JP1038306 A JP 1038306A JP 3830689 A JP3830689 A JP 3830689A JP H02218248 A JPH02218248 A JP H02218248A
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- JP
- Japan
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- line
- panel
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- Pending
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- 238000001514 detection method Methods 0.000 claims abstract description 14
- 238000004092 self-diagnosis Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速ディジタル回線を介して接続されるマル
チメディア多重化装置のラインインタフェース盤二重化
方式に関し、特にラインインタフェース盤の障害の際に
自動的に予備系ラインインタフェース盤へ切替える一方
式に関する。
チメディア多重化装置のラインインタフェース盤二重化
方式に関し、特にラインインタフェース盤の障害の際に
自動的に予備系ラインインタフェース盤へ切替える一方
式に関する。
従来この種の二重化方式は、マルチメディア多重化装置
の多重化共通部とラインインタフェース盤は組となって
二重化されておシアラインスイッチ盤を介して高速ディ
ジタル回線と接続されている。そして現用系のラインイ
ンタフェ−ス盤に障害が発生すると、多重化共通部に障
害が発生するときも同じであるが、ラインスイッチ盤が
多重化装置及びネットワークの監視。
の多重化共通部とラインインタフェース盤は組となって
二重化されておシアラインスイッチ盤を介して高速ディ
ジタル回線と接続されている。そして現用系のラインイ
ンタフェ−ス盤に障害が発生すると、多重化共通部に障
害が発生するときも同じであるが、ラインスイッチ盤が
多重化装置及びネットワークの監視。
制御を行うコンソールより制御を受けて、自動的に予備
系多重化共通部及びラインインタフェース盤へ切替わる
方式となっていた。
系多重化共通部及びラインインタフェース盤へ切替わる
方式となっていた。
上述した従来のラインインタフェース盤二重化方式は、
多重化共通部が二重化された場合にのみ施されているの
で、多重化共通部を二重化しない場合には、ラインイン
タフェース盤の二重化が不可能となっている。そのため
ラインインタフェース盤の障害が生じるとパッケージの
交換が必要となり、障害復旧までの時間が長大となシ、
ネットワークシステムの運用に多大々支障を来たすとい
う欠点がある。
多重化共通部が二重化された場合にのみ施されているの
で、多重化共通部を二重化しない場合には、ラインイン
タフェース盤の二重化が不可能となっている。そのため
ラインインタフェース盤の障害が生じるとパッケージの
交換が必要となり、障害復旧までの時間が長大となシ、
ネットワークシステムの運用に多大々支障を来たすとい
う欠点がある。
本発明は多重化共通部を二重化しない場合において、ラ
インインタフェースに障害が生じても復旧に時間が短く
て済む、ラインインタフェース盤二重化方式を得ようと
するものである。
インインタフェースに障害が生じても復旧に時間が短く
て済む、ラインインタフェース盤二重化方式を得ようと
するものである。
本発明のラインインタフェース盤二重化方式は、前記欠
点を解消する為に、ラインインタフェース盤に自己診断
プログラムを有するマイクロプロセッサと、マイクロプ
ロセッサからの特定パターンを受信し、不正パターンを
検出したら外部へアラーム情報を送出するウォッチドッ
グタイマを有し、さらに、ラインスイッチ盤にアラーム
検出回路と、二重化されたラインインタフェース盤の現
用系及び予備系を選択切替えするリレー回路を有してい
る。
点を解消する為に、ラインインタフェース盤に自己診断
プログラムを有するマイクロプロセッサと、マイクロプ
ロセッサからの特定パターンを受信し、不正パターンを
検出したら外部へアラーム情報を送出するウォッチドッ
グタイマを有し、さらに、ラインスイッチ盤にアラーム
検出回路と、二重化されたラインインタフェース盤の現
用系及び予備系を選択切替えするリレー回路を有してい
る。
本発明によれば、多重化共通部と、この多重化共通部と
高速ディジタル回線とをインタフェースする現用系及び
予備系のラインインタフェース盤と、該現用系及び予備
系のラインインタフェース盤を自動的に選択するライン
スイッチ盤とを有するマルチメディア多重化装置に於け
るラインインタフェース盤二重化方式であって。
高速ディジタル回線とをインタフェースする現用系及び
予備系のラインインタフェース盤と、該現用系及び予備
系のラインインタフェース盤を自動的に選択するライン
スイッチ盤とを有するマルチメディア多重化装置に於け
るラインインタフェース盤二重化方式であって。
前記各ラインインタフェース盤が、自己診断機能を有す
るマイクロプロセッサ及びこのマイクロプロセッサの出
力信号から付勢パターンを検出するとアラーム信号を発
する自己障害検出回路を有し、前記ラインスイッチ盤が
、前記アラーム信号によシ駆動され前記ラインインタフ
ニス盤の選択を行う選択リレー回路を前記ラインインタ
フェース盤の両側に備えており、前記ラインインタフェ
ース盤の一方に障害が起こると他方のラインインタフェ
ース盤に自動的に切替わることを特徴とするラインイン
タフェース盤二重化方式が得られる。
るマイクロプロセッサ及びこのマイクロプロセッサの出
力信号から付勢パターンを検出するとアラーム信号を発
する自己障害検出回路を有し、前記ラインスイッチ盤が
、前記アラーム信号によシ駆動され前記ラインインタフ
ニス盤の選択を行う選択リレー回路を前記ラインインタ
フェース盤の両側に備えており、前記ラインインタフェ
ース盤の一方に障害が起こると他方のラインインタフェ
ース盤に自動的に切替わることを特徴とするラインイン
タフェース盤二重化方式が得られる。
次に２本発明について図面を参照して説明する。
第１図は２本発明の一実施例の系統概念図である。高速
ディジタル回線への回線終端装置１はＮＴＴ又はＮＣＣ
などの提供する高速ディジクル回線と加入者側多重化装
置とのインタフェース部である。ラインスイッチ盤１０
のライン側選択リレー回路２及び装置側選択リレー回路
６はアラーム検出回路９よシ切替信号ａを受けて現用系
又は予備系ラインインタフェース盤８゜８１を選択する
。
ディジタル回線への回線終端装置１はＮＴＴ又はＮＣＣ
などの提供する高速ディジクル回線と加入者側多重化装
置とのインタフェース部である。ラインスイッチ盤１０
のライン側選択リレー回路２及び装置側選択リレー回路
６はアラーム検出回路９よシ切替信号ａを受けて現用系
又は予備系ラインインタフェース盤８゜８１を選択する
。
ライン側インタフェース部４及び装置側インタフェース
部５は、ライン側回線終端装置１及び多重化共通部１１
との間のインタフェース部。
部５は、ライン側回線終端装置１及び多重化共通部１１
との間のインタフェース部。
マイクロプロセッサ６は自己診断プログラムを有し、自
己障害検出回路（ウォッチドッグタイマ）７はマイクロ
プロセッサ６からの特定パターンを受信し、不正パター
ンを検出するとラインスイッチ盤１０に付加したアラー
ム検出回路９ヘアラーム情報を送出する。
己障害検出回路（ウォッチドッグタイマ）７はマイクロ
プロセッサ６からの特定パターンを受信し、不正パター
ンを検出するとラインスイッチ盤１０に付加したアラー
ム検出回路９ヘアラーム情報を送出する。
アラーム検出回路９がアラーム情報を検出するとライン
側選択リレー回路２及び装置側選択リレー回路６へ切替
信号ａを送出して、ラインインタフェース盤８の切替を
自動的に行う。
側選択リレー回路２及び装置側選択リレー回路６へ切替
信号ａを送出して、ラインインタフェース盤８の切替を
自動的に行う。
また、ラインスイッチ盤１０にマニュアルスイッチ１２
を付加し、マニュアル操作にてラインインタフェース盤
８，８′の現用系及び予備系の切替も可能とし２図示し
てない表示ランプにて運用状態を表示する。
を付加し、マニュアル操作にてラインインタフェース盤
８，８′の現用系及び予備系の切替も可能とし２図示し
てない表示ランプにて運用状態を表示する。
以上説明したように本発明は、ラインインタフェース盤
にマイクロプロセッサ及び自己障害検出回路タイマを、
ラインスイッチ盤にアラーム検出回路及び選択リレー回
路を付加してラインインタフェース盤を二重化すること
によシ。
にマイクロプロセッサ及び自己障害検出回路タイマを、
ラインスイッチ盤にアラーム検出回路及び選択リレー回
路を付加してラインインタフェース盤を二重化すること
によシ。
現用系ラインインタフェース盤に障害が発生しても自動
的に予備系へ切替わることが可能となり、ネットワーク
システムの信頼性をよシ向上できる効果がある。
的に予備系へ切替わることが可能となり、ネットワーク
システムの信頼性をよシ向上できる効果がある。
９・・・アラーム検出回路、１０・・・ラインスイッチ
盤、１１・・・多重化共通部、１２・・・マニュアルス
イッチ。
盤、１１・・・多重化共通部、１２・・・マニュアルス
イッチ。
第１図は本発明のラインインタフェース盤二重化方式の
系統概念図である。 記号の説明：１・・・回線終端装置、２・・・ライン側
選択リレー回路、６・・・装置側選択リレー回路。 ４・・・ライン側インタフェース部、５・・・装置側イ
ンタフェース部、６・・・マイクロプロセッサ。 ７．７°・・自己障害検出回路（ウォッチドッグタイマ
）、８．８’・・・ラインインタフェース盤。
系統概念図である。 記号の説明：１・・・回線終端装置、２・・・ライン側
選択リレー回路、６・・・装置側選択リレー回路。 ４・・・ライン側インタフェース部、５・・・装置側イ
ンタフェース部、６・・・マイクロプロセッサ。 ７．７°・・自己障害検出回路（ウォッチドッグタイマ
）、８．８’・・・ラインインタフェース盤。
Claims (1)
- 【特許請求の範囲】 １、多重化共通部と、この多重化共通部と高速ディジタ
ル回線とをインタフェースする現用系及び予備系のライ
ンインタフェース盤と、該現用系及び予備系のラインイ
ンタフェース盤を自動的に選択するラインスイッチ盤と
を有するマルチメディア多重化装置に於けるラインイン
タフェース盤二重化方式であって、 前記各ラインインタフェース盤が、自己診断機能を有す
るマイクロプロセッサ及びこのマイクロプロセッサの出
力信号から付勢パターンを検出するとアラーム信号を発
する自己障害検出回路を有し、前記ラインスイッチ盤が
、前記アラーム信号により駆動され前記ラインインタフ
ェース盤の選択を行う選択リレー回路を前記ラインイン
タフェース盤の両側に備えており、前記ラインインタフ
ェース盤の一方に障害が起こると他方のラインインタフ
ェース盤に自動的に切替わることを特徴とするラインイ
ンタフェース盤二重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038306A JPH02218248A (ja) | 1989-02-20 | 1989-02-20 | ラインインタフェース盤二重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038306A JPH02218248A (ja) | 1989-02-20 | 1989-02-20 | ラインインタフェース盤二重化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02218248A true JPH02218248A (ja) | 1990-08-30 |
Family
ID=12521617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038306A Pending JPH02218248A (ja) | 1989-02-20 | 1989-02-20 | ラインインタフェース盤二重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02218248A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010200143A (ja) * | 2009-02-26 | 2010-09-09 | Giga-Byte Technology Co Ltd | バックアップ用のネットワーク回路を有するマザーボード |
-
1989
- 1989-02-20 JP JP1038306A patent/JPH02218248A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010200143A (ja) * | 2009-02-26 | 2010-09-09 | Giga-Byte Technology Co Ltd | バックアップ用のネットワーク回路を有するマザーボード |
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