JPH02201798A

JPH02201798A - 半導体記憶装置

Info

Publication number: JPH02201798A
Application number: JP1021332A
Authority: JP
Inventors: Masanobu Yoshida; 吉田　正信
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-01-31
Filing date: 1989-01-31
Publication date: 1990-08-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術　　　　　　　　（第６．７図）発明が解決
しようとする課題課題を解決するための手段作用実施例本発明の一実施例　　　　（第１〜５図）発明の効果〔概要〕半導体記憶装置に関し、制御端子が２端子でも１ハイド・プログラムと複数ハイ
ド同時プログラムの両方が可能でプログラム時間を短縮
することができる半導体記憶装置を提供することを目的
とし、データ入力を入力端子を介してプログラム制御用トラン
ジスタに供給し、プログラム・モードになると、アドレ
スに従ってプログラム制御用トランジスタを介して不揮
発性のメモリ・セルにデータをプログラムする半導体記
憶装置において、前記入力端子の１端子につき複数のデ
ータ保持手段を設けるとともに、該データ保持手段の作
動を制御する制御手段を設け、該制御手段は、プログラ
ム開始前と各アドレスのプログラム終了時にデータ保持
手段の情報をリセットし、各アドレスのプログラムの前
には、プログラムするデータを最大限データ保持手段の
設置数分まで保持させ、プログラム・モードでは一括し
てプログラム制御トランジスタにデータ入力を供給する
ようにデータ保持手段の作動を制御するように構成する
。

〔産業上の利用分野〕

本発明は、半導体記憶装置に係り、詳しくは、フィール
ドでプログラム可能なＥＰＲＯＭと称される不揮発性の
半導体記憶装置に関する。

Ｅ　Ｐ　ＲＯＭ　（ｅｒａｓａｂｌｅ　　ＲＯＭ　）は
紫外線をチップに照射することでデータ内容が消去でき
るので、データの再書き込みが可能でＭＯＳ型の素子で
構成されている。ユーザ・プログラマブルＲＯＭの中で
は最も大容量のものが入手できるほか、現在ではＣＭＯ
３素子も多数開発されており、低消費電力システムの構
成には非常に有利である。

近時は、大容量化によりプログラム時間短縮が望まれる
傾向にある。

〔従来の技術〕

従来のＥＰＲＯＭを説明するにあたり、初めにＥＰＲＯ
Ｍのメモリ・セル・トランジスタについて述べる。ＥＰ
ＲＯＭのメモリ・セル・トランジスタは第６図のような
ＭＯＳ）ランジスタである。

同図において、１はＰ形のシリコン基板、２はポリシリ
コンよりなるフローティング・ゲートと呼ばれる電気的
にどこにも接続されないゲート、３はポリシリコンより
なるコントロール・ゲート、４はＮ形拡散領域よりなる
ドレイン、５はＮ形拡散領域よりなるソースである。コ
ントロール・ゲート３とフローティングゲート２は容量
結合しており、フローティングゲート２の電位はフロー
ティングゲート２中の電荷量とコントロールゲート３の
電位により決定される。

ＥＰＲＯＭとしてこれらのメモリ・セル・トランジスタ
が複数配置される場合は、コントロールゲート３および
ドレイン４はそれぞれ共通に接続され、前者はワード線
、後者はビット線となる。

メモリ・セル・トランジスタに紫外線を照射すると、フ
ローティング・ゲート２中から電子が逃げ、電荷量はＯ
になる。これを消去と称する。消去後、フローティング
・ゲート２に例えば５■というような電圧を印加すると
、容量結合により、フローティングゲート２の電位は３
Ｖ程度になる。

このため、このＭＯＳ）ランジスタは導通状態になり、
電流を流す（情報“１″に相当）。

一方、コントロール・ゲート３に１２．５Ｖのような高
電圧を印加し、ドレイン４にも７Ｖ程度の電圧を印加す
ると、アバランシェ・ブレーク・ダウン現象により高エ
ネルギの電子が多量に発生する。

そのうちの一部の電子がフローティング・ゲート２に注
入されるので、フローティング・ゲート２が負に帯電す
る。これをプログラムと称する。プログラム後、コント
ロール・ゲート３に５■の電圧を印加しても、フローテ
ィング・ゲート２は負の電位か、正の電位としてもＭＯ
３＋−ランジスタのＶ　ｔ　ｈ　（ｔｈｒｅｓｈｏｌｄ
電圧）より低い電位までしか上昇しないので、このトラ
ンジスタは非導通状態になり、電流を流さない（情報“
′０゛′に相当）。

次に、ＥＰＲＯＭの動作について若干の説明をする。Ｅ
ＰＲＯＭには必ずＶＣＣ，ＶＰＰ、ＶＳＳという３つの
電源端子がある。ＶＣＣには５■の電源を印加する。ま
た、ＶＰＰにはプログラム時は１２．５Ｖというような
高電圧を印加し、リード時にばＶＣＣと同電位にする。

ＶＳＳは接地電位（０■）である。したがって、プログ
ラムとはＥＰＲＯＭにデータを書くことを意味する。リ
ードとはＥＰＲＯＭをＲＯＭとして使用することを意味
する。

プログラム時には動作モードかい（つかあり、基本的に
はａ）プログラム・インヒビシト・モードｂ）プログラム
・モードＣ）プログラム・ベリファイ・モードがある。プログラム・インヒビシト・モードではＥＰＲ
ＯＭの内部では何も起こらず、このモード時にアドレス
などの信号を変化させる。プログラム・モードではメモ
リ・セル・トランジスタの情報が変わる。プログラム・
ベリファイ・モードではメモリ・セル・トランジスタの
情報を読み出す。

この際、データが正しくプログラムされていれば次のア
ドレスへ移り、プログラムされていない場合は繰り返し
プログラムが行われる。

ＥＰＲＯＭをプログラムする場合の内部の動作は、次の
ようになる。第７図にその構成の一例を示す。同図に於
いて、Ｔ１はＮチャネルＭＯＳトランジスタ（以下、適
宜トランジスタと略して用いる）よりなるプログラム制
御用１〜ランジスタ、Ｔ２はＮチャネルＭＯ３）ランジ
スタよりなるビット線選択用トランジスタ、Ｔ３ばメモ
リ・セル・トランジスタ、Ｔ４はＮチャネルＭＯ３）ラ
ンジスタよりなるピント線のセンス・アンプ接続用トラ
ンジスタ、１１はデータ人力バッファ、１２はセンス・
アンプである。データ入力端子に与えられた信号はデー
タ人力バッファ１１を経てトランジスタＴ１のゲート信
号りとなる。その他の信号については、ＰＲＧはプログ
ラム・モードで“Ｌ“となり、他のモードで“”Ｈ”と
なる信号である。信号りはプログラム・モードではデー
タ人力がＬ“ならばＶＰＰ、　　“Ｔ１“°ならばＶＳ
Ｓ、他のモードではデータ入力によらずＶＳＳとなる。

Ｙはビット線選択信号でアドレス人力をデコードした信
号、Ｘはワード線選択信号でアドレス入力をデコードし
た信号である。Ｘ、Ｙは非選択時はＶＳＳ、選択時はプ
ログラム・モードでＶＰＰ、他のモードではＶＣＣとな
る。

まず、プログラム・インヒビシト・モードにしておいて
、データ入力やアドレスを設定し、次いでプログラム・
モードにする。データ入力が”　Ｌ　”であればトラン
ジスタＴ１のゲートがＶＰＰ、トランジスタＴ２のゲー
トもＶＰＰ、トランジスタＴ３のコントロール・ゲート
もＶＰＰなのでアバランシェ・ブレーク・ダウンが起き
、トランジスタＴ３は“０゛になる。データ入力が“Ｈ
”であればトランジスタＴ１のゲートはＶＳＳ、）ラン
ジスタＴ２のゲートはＶＰＰ、トランジスタＴ３のコン
トロールゲートはＶＰＰとなるので、トランジスタ３の
状態は変化せず“１゛のままである。

このとき、信号ＰＲＧは′Ｌ′なので、センスアンプ１
２はトランジスタＴ３と切り離されている。

次いで、プログラム・ベリファイ・モードにする。これ
により、信号りがＶＳＳとなり、トランジスタＴ１がオ
フする。信号Ｘ、、Ｙはｖｃｃ、ｐＲＧは″“ＨＩ＋に
なり、トランジスタＴ３の情報をセンス・アンプ１２が
読み取る。このとき、ＥＰＲＯＭの出力がプログラム・
データと一致すれば正常にプログラムができたので、次
のアドレスに移り、一致しなければ再度プログラムを行
う。

ここで、ＥＰＲＯＭは１アドレスあたりのプログラム時
間が数ｍ、Ｓ必要である。大容量化により、例えばＬＭ
　　ＢＦＲＯＭでは全アドレスをプログラムするのに数
分の時間を必要とする。これでは時間が長すぎるので、
プログラム時間短縮が市場から強く要求されている。

このため、ＩＭ　　ＥＦＲＯＭでは従来のＥＰＲＯＭに
はなかった４ハイド同時プログラムという機能が付加さ
れた。これは、４アドレス分のプログラム・データをＥ
ＰＲＯＭのチップ内部に記憶しておき、同時にプログラ
ムすることで、プログラム時間を約１／４にしようとす
るものである。

ただし、従来のように１アドレスずつプログラムしたい
場合もあるので、ＥＰＲＯＭは１ハイＩ・・プログラム
と４バイト同時プログラムの両方の機能を備えていなけ
ればならない。したがって、この場合、ＥＰＲＯＭは次
のような動作モードを有することになる。

ａ）プログラム・インヒビット・モードｂ）４バイトの
データのラッチ・モードｃ）１バイトのプログラム・モ
ードｄ）４バイト同時のプログラム・モードｅ）プログラム
・ヘリファイ・モード〔発明が解決しようとする課題〕しかしながら、このような従来のＬＭ　　ＥＰＲ端子あ
るため上記の５モードに対応できるが（２３−８なので
、８モードまで対応できるから）、４Ｍ　　ＥＦＲＯＭ
になると、ＣＢ、ＯＥの２端子のみになることから、４
モードまでは対応できても５モードに対応することはで
きず、４バイト同時プログラムの機能を果たすことが出
来ない。その結果、プログラム時間の短縮が困難である
という問題点があった。

なお、ＥＰＲＯＭを初めとする汎用半導体装置について
はＪ　Ｅ　Ｄ　Ｅ　Ｃ（Ｊｏｉｎｔ　Ｅｌｅｃｔｒｏｎ
ｉｃ　Ｄｅｖｉｔ−Ｂ　Ｃ０ｕｎｃｉ１）という機関が
標準化を推進しており、ここで決まった仕様と異なる製
品を製造しても市場には受入れられない。４Ｍ　　ＢＰ
ＲＯＭの制御端子が２端子になるということもＪＥＤＥ
Ｃの決定事項である。

そこで本発明は、制御端子が２端子でも１ハイド・プロ
グラムと複数バイト同時プログラムの両方が可能で、プ
ログラム時間を短縮することができる半導体記憶装置を
提供することを目的としている。

〔課題を解決するための手段〕

本発明による半導体記憶装置は上記目的達成のため、デ
ータ入力を入力端子を介してプログラム制御用トランジ
スタに供給し、プログラムモードになると、アドレスに
従ってプログラム制御卸用トランジスタを介して不揮発
性のメモリ・セルにデータをプログラムする半導体記憶
装置において、前記入力端子の１端子につき複数のデー
タ保持手段を設けるとともに、該データ保持手段の作動
を制御する制御手段を設け、該制御手段は、プログラム
開始前と各アドレスのプログラム終了時にデータ保持手
段の情報をリセットし、各アドレスのプログラムの前に
は、プログラムするデータを最大限データ保持手段の設
置数分まで保持させ、プログラム・モードでは一括して
プログラム制御トランジスタにデータ人力を供給するよ
うにデータ保持手段の作動を制御するように構成してい
る。

〔作用〕

本発明では、データ入力端子の１端子につき複数（例え
ば、４バイトに対応させるべく４個）のデータ保持手段
（例えば、レジスタ）が設けられるとともに、この作動
を制御する制御手段が設けられる。そして、プログラム
開始前と各アドレスのプログラム終了時にはデータ保持
手段の情報がリセットされ、各アドレスのプログラムの
前にはプログラムするデータが最大限データ保持手段の
設置数分まで保持される。そのため、例えばプログラム
・モードに入る前には１バイト・プログラム時であろう
と４パイ１−同時プログラム時であろうとデータ入力は
、まずデータ保持手段に保持（記憶）され、具体的には
１バイト・プログラム時には１番目のデータ保持手段に
はデータ入力が保持され、他はリセットされたままでい
る。次いで、プログラム・モードになると、−括してプ
ログラム制御トランジスタにデータ保持手段の保持内容
が供給される。これにより、任意の単独あるいは複数バ
イトの同時書き込みが可能となる。

したがって、例えば１ハイド・プログラム時であろうと
４バイト同時プログラム時であろうとＥＰＲＯＭの内部
の動作は従来と変わらないので、動作モードが減り、制
御端子が２端子でも対応でき、プログラム時間の短縮が
図られる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜５図は本発明に係る半導体記憶装置の一実施例を
示す図であり、制御端子が２端子で４ＭＥＦＲＯＭへの
適用例である。

まず、構成を説明する。第１図は全体構成図であり、同
図において、１００はＡＯとＡ１のアドレス入力をデコ
ードする２ビツト／４ビツトのデコーダ、２００ａ〜２
００　ｄはレジスタ（データ保持手段に相当）、３００
は論理回路（制御手段に相当）である。論理回路３００
はＣＥ、ＯＥの各信号および電源ＶＰＰにより動作する
もので、ＣＢ、ＯＢの２つの外部端子を有し、ＲＥＳＥ
Ｔ信号、ＬＡＴ　ＣＨ信号、ＰＲＯ信号をレジスタ２０
０ａ〜２００ｄに出力する。ａ　−ｄはデコーダ１００
の出力で、４本のうち選択された１本が“＋　Ｈ＋＋、
他は“Ｌ“となるような信号である。ｅ　−ｈはそれぞ
れレジスタ２００ａ〜２００ｄの出力である。Ｔｌａ−
ＴｌｄはＮチャネルＭＯ３）ランジスタよりなるプログ
ラム制御用トランジスタ、Ｔ２ａ−Ｔ２ｄはＮチャネル
ＭＯ３）ランジスタよりなるビット線選択用トランジス
タ、Ｔ３ａ〜Ｔ３ｄはメモリ・セル・トランジスタ、Ｘ
はワード線選択信号、Ｙはビット線選択信号である。

レジスタ２００ａ〜２００ｄはＲＥＳＥＴ信号のＨパル
スによりその記憶が“１°′にリセッ１〜される。

そして、デコード信号ａ　−ｄにより選択されたレジス
タ２００ａ〜２００ｄはＬ　Ａ　Ｔ　ＣＨ信号の■］パ
ルスによりデータ入力が“Ｌ′”ならば“０”、“１１
゛ならば゛１゛′記憶する。このとき、ＰＲＧ信号が“
Ｌ′であるとレジスタ２００ａ〜２００ｄの出力ｅ〜ｈ
はＶＳＳである。一方、ＰＲＧ信号が”　Ｈ”になると
、レジスタ２００ａ〜２００ｄの記憶が１゛であればｖ
ＳＳ、“０′”であればＶＰＰになる。

また、このときアドレス指定されていると信号Ｘ、Ｙも
ＶＰＰなので、データ入力の“′Ｌ′″を記憶したレジ
スタ２００ｉ（１つのレジスタをｉで示ず）に対応する
メモリセルトランジスタＴ３ｉのみアバランシェ・ブレ
ーク・ダウンが起き、状態が“１パから“０′°に変わ
る。これに対して、データ入力の′Ｈ”を記憶したレジ
スタや何も記憶しなかったレジスタに対応するメモリセ
ルトランジスタの状態は何も変わらない。

１にこで、デコーダ１００の詳細な回路は一例として第２図
のように示され、デコーダ１００はインバータ２１〜２
８およびＮＡＮＤゲート２９〜３２により構成され、２
ビツト入力から４ビツト出力の変換を行う。

また、論理回路３００の詳細な回路は一例として第３図
のように示され、論理回路３００は検出回路３３、イン
バータ３４〜３８、ＮＡＮＤゲート３９〜４２およびＮ
ＯＲゲート４３．４４により構成される。検出回路３３
はＰチャネルＭＯ３）ランジスタＴ３３ａ、Ｔ３３ｂ、
、ＮヂャネルＭＯ３Ｉ−ランジスタＴ３３ｃおよびイン
ハーク４５．４６からなり、電源ＶＰＰが１２゜５■で
あることを検出し、信号ｉを出力する。信号ｉはＶＰＰ
が５Ｖ程度であれば“’Ｌ”　、１２．５Ｖ程度であれ
ば”　Ｈ’”となる。そして、この信号ｉの他に制御端
子ＣＥ、ＯＥからの信号に基づき論理を決定してＲＥＳ
Ｅ’Ｉ”、ＬＡＴＣＨ，ＰＲＧの各信号を出力する。な
お、ＣＥはチップイネーブル、ＯＥは出力イネーブルで
ある。

ざらに、レジスタ２００ａ〜２００ｄの詳細な回路は一
例として第４図のように示され、同図はその中の１つの
レジスタ２００ａを示すものである。第４図において、
Ｔ２Ｏ１、Ｔ２Ｏ２、Ｔ２２２　、Ｔ２２３はＰチャネ
ルＭＯ３）ランジスタ、Ｔ２Ｏ３〜Ｔ２Ｏ６、Ｔ２１１
　、Ｔ２２４はＮチャネルＭＯ３＋−ランジスタである
。トランジスタＴ２Ｏ１〜２０４によりフリップフロッ
プが構成され、トランジスタＴ２Ｏ５はＲＥＳＥＴ信号
をゲート入力とし、フリップフロップをリセットするだ
めのものである。また、レジスタ２００ａは上記トラン
ジスタの他にインバータ４７〜５０およびナンドゲ−１
・５１〜５３を有しており、これら各ゲートによりデー
タ人力、デコーダ出力、ＬＡＴＣＨ，ＰＲＧの各信号を
受ける。

ＲＥＳＥＴ信号が“’Ｈ”°になると、トランジスタＴ
２Ｏ５がオンしてノード２０１は“Ｌ“になる。

この状態はレジスタ２００ａが“′１”′を記憶してい
るときに相当する。また、この逆の状態は“０″となる
。また、ＲＥＳＥＴ信号が“Ｌ”′であれば、トランジ
スタＴ２Ｏ５はオフするのでフリップフロップの状態は
何も変わらない。一方、トランジスタＴ２Ｏ６はデコー
ド出力が“Ｈ゛、データ入力が“”Ｌ”　、ＬＡＴＣＨ
信号が′Ｈ”の場合のみオンする。トランジスタＴ２Ｏ
６がオンすると、フリップフロップは“０“になる。そ
の他の場合はトランジスタＴ２Ｏ６はオフなので、フリ
ップフロップの状態は何も変わらない。したがって、フ
リップフロップが“′１゛°であればノード２０２は“
Ｈ“′、“０”′であれば“Ｌ′”となる。ノード２０
２の信号はＰＲＧ信号により制御され、ノード２０３に
達する。ノード２０３はフリップフロップが“０”でＰ
ＲＧ信号が“Ｈ“の場合のみ”Ｌ”となり、他の場合は
“′Ｈ゛となる。トランジスタＴ２１１　、Ｔ２２２、
Ｔ２２３　、Ｔ２２４はレベル変換回路を構成し、ＶＣ
Ｃ／ＶＳＳの論理振幅をＶＰＰ／ＶＳＳ（７）論理振幅
に変換する。すなわち、ノード２０３が“Ｈ＋＋であれ
ば出力ｅはｖＳＳとなり、“′Ｌ゛′であればＶＰＰと
なる。

次に、第５図のタイミングチャートを参照して作用を説
明する。

ＥＰＲＯＭには外部からｖｃｃ、ｖｐｐの電源と、ＡＯ
−ＡｌＢのアドレス入力、データ入力、ＣＥ、ＯＥ倍信
号与えられる。まず、ＶＣＣに５Ｖ、ＶＰＰに１２．５
Ｖを印加すると、ＥＰＲＯＭはプログラム状態になり、
この際にＲＥＳＥＴ信号はＨ“のパルスになる。これに
より、レジスタ２００ａ〜２００ｄの内容が“１′にリ
セットされる。

すなわち、電源投入時や各アドレスのプログラム・モー
ドから抜は出る際には必ず“１′にリセットされる。な
お、ＣＥ＝ＯＲ−“Ｈ“でプログラム・インヒビット・
モードになり、電源投入時にはこの状態にある。次いで
、この状態でアドレスとデータ入力を設定し、ＯＥ倍信
号“Ｌ゛にすると、立ち下がりがデータ・ラッチ・モー
ドとなり、ＬＡＴＣＨ信号のパルスが発生する。このと
き、１バイト・プログラム時であればＬ　Ａ　Ｔ　ＣＨ
信号のパルスに応答して１番目のレジスタ２００ａには
データ入力が記憶され、他のレジスタ２００ｂ〜２００
ｄには１′”が記憶される。また、４バイト同時プログ
ラム時であれば４つのレジスタ２００ａ〜２００ｄにデ
ータ入力が記憶される。

次いで、ＯＥ−“Ｈ”′かつＣＥ＝“′Ｌ゛にすると、
プログラム・モードとなり、ＰＲＯ信号が“Ｈ”“にな
る。これにより、レジスタ２００ａ〜２００ｄの情報に
よりプログラム制御用トランジスタＴｌａ−Ｔｌｄのゲ
ートがＶＰＰあるいはｖＳＳに保たれ、１バイト・プロ
グラム時であればトランジスタＴ３ａにデータがプログ
ラムされ、４ハイド同時プログラム時であれば４つのト
ランジスタＴ３ａ−Ｔ３ｄにデータがプログラムされる
。

すなわち、ｌハイドでも４ハイドでも制御端子が２端子
に拘らず、−括して同時に書き込みが行われる。

次いで、ＣＥ＝ＯＥ−“Ｌ゛にすると、プログラム・ベ
リファイ・モードとなり、入力アドレスに応じたデータ
が出力され、データのチエツクが行われる。この際、再
びＲＥＳＥＴ信号のパルスが“Ｈ゛′になる。以上がプ
ログラムの１サイクルである。

このように、１バイト・プログラム時であろうと４ハイ
ド同時プログラム時であろうと、ＥＰＲＯＭ内部の動作
は変わらないので動作モードが減り、制御端子が２端子
でもデータのプログラムを行うことができる。その結果
、プログラム時間の短縮を図ることができる。

なお、レジスタは４つに限るものではなく、必要なバイ
ト数だけ設ければよく、その間で任意の単独あるいは複
数バイトの同時書き込みが可能である。

また、データ保持手段としてはレジスタに限らず、例え
ばラッチ回路を用いるようにしてもよい。

〔発明の効果〕

本発明によれば、制御端子が２端子であっても１バイト
プログラムと複数バイト同時プログラムの両方を可能と
することができ、プログラム時間の短縮を図ることがで
きる。

【図面の簡単な説明】

第１〜５図は本発明に係る半導体記憶装置の一実施例を
示す図であり、第１図はその全体構成図、第２図はそのデコーダの詳細な回路図、第３図はその論
理回路の詳細な回路図、第４図はそのレジスタの詳細な
回路図、第５図はその作用を説明するタイミングチャー
ト、第６図は従来のＥＰＲＯＭのメモリ・セル・トランジス
タの構造を示す図、第７図は従来のＥＰＲＯＭのプログラムの回路を示す図
である。２１〜２８．３４〜３８．４７〜５０・・・・・・イン
バータ、２９〜３２．３９〜４２．５１〜５３・・・・
・・ＮＡＮＤゲート、４３．４４・・・・・・ＮＯＲゲ
ート、１００・・・・・・デコーダ、２００ａ〜２００ｄ・・・・・・レジスタ（データ保持
手段）、３００・・・・・・論理回路（制御手段）、Ｔｌａ−Ｔ
ｌｄ・・・・・・プログラム制御用トランジスタ、ト線選択用トランジＴ２ａ〜Ｔ２ｄ・・・・・・ビンスタ、Ｔ３ａ　ＮＴ３ｄ・・・・・・メモリ・セル・スタ、Ｔ２Ｏ１〜Ｔ２Ｏ６、Ｔ２１１　、Ｔ２２２、Ｔ２２４
・・・・・・ＭＯＳ）ランジスタ。トランジ

Claims

【特許請求の範囲】データ入力を入力端子を介してプログラム制御用トラン
ジスタに供給し、プログラム・モードになると、アドレスに従ってプログ
ラム制御用トランジスタを介して不揮発性のメモリ・セ
ルにデータをプログラムする半導体記憶装置において、前記入力端子の１端子につき複数のデータ保持手段を設
けるとともに、該データ保持手段の作動を制御する制御手段を設け、該制御手段は、プログラム開始前と各アドレスのプログ
ラム終了時にデータ保持手段の情報をリセットし、各アドレスのプログラムの前には、プログラムするデー
タを最大限データ保持手段の設置数分まで保持させ、プログラム・モードでは一括してプログラム制御トラン
ジスタにデータ入力を供給するようにデータ保持手段の
作動を制御するように構成したことを特徴とする半導体
記憶装置。