JPH02201669A - 計算機システム - Google Patents
計算機システムInfo
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- JPH02201669A JPH02201669A JP1317912A JP31791289A JPH02201669A JP H02201669 A JPH02201669 A JP H02201669A JP 1317912 A JP1317912 A JP 1317912A JP 31791289 A JP31791289 A JP 31791289A JP H02201669 A JPH02201669 A JP H02201669A
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- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000013507 mapping Methods 0.000 description 2
- 101100243951 Caenorhabditis elegans pie-1 gene Proteins 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は計算機システムのメモリ空間でＲＯＭコードを
位置指定する技術に係る。
位置指定する技術に係る。
Ｂ、従来の技術
多くの計算機システム、特にパーソナル・コンピュータ
は基本ユニット或いは本体という形で市販されており、
ユーザによる拡張が可能になっている。そのため、例え
ば本体内には、バスによって相互接続された複数のカー
ド・スロットが設けられ、そのうちの空いているスロッ
トに適当なカード（拡張機能用カード）を挿入すること
により、システムを拡張することができる。このような
拡張機能用カード（以下、拡張カードという）の多くは
、ＲＯＭに記憶されているソフ１へウェア（以下、ＲＯ
Ｍコードという）によって特徴づけられる。拡張カード
を有効に使用するためには、ＲＯＭコードをシステムの
一部としてアドレス指定できることが必須要件になる。
は基本ユニット或いは本体という形で市販されており、
ユーザによる拡張が可能になっている。そのため、例え
ば本体内には、バスによって相互接続された複数のカー
ド・スロットが設けられ、そのうちの空いているスロッ
トに適当なカード（拡張機能用カード）を挿入すること
により、システムを拡張することができる。このような
拡張機能用カード（以下、拡張カードという）の多くは
、ＲＯＭに記憶されているソフ１へウェア（以下、ＲＯ
Ｍコードという）によって特徴づけられる。拡張カード
を有効に使用するためには、ＲＯＭコードをシステムの
一部としてアドレス指定できることが必須要件になる。
一般的には、計算機システム・アーキテクチャは、計算
機システムのＲＯＭコードのための共通の読取り専用メ
モリ空間を有する。しかし、この読取り専用メモリ空間
は拡張可能ではなく、どのような拡張カードが付加され
ようとも、そのすべてのＲＯＭコード及び基本的な計算
機システムのＲＯＭコードはこの読取り専用メモリ空間
内に収めなければならない。
機システムのＲＯＭコードのための共通の読取り専用メ
モリ空間を有する。しかし、この読取り専用メモリ空間
は拡張可能ではなく、どのような拡張カードが付加され
ようとも、そのすべてのＲＯＭコード及び基本的な計算
機システムのＲＯＭコードはこの読取り専用メモリ空間
内に収めなければならない。
このような拡張可能な割算機システムの一例として本出
願人のＰＳ／２ （本出願人の商標）がある。ＰＳ／２
は、付加される拡張カードを利用するのに必要な機能を
自動的に遂行できる構成ユーティリティを持っている。
願人のＰＳ／２ （本出願人の商標）がある。ＰＳ／２
は、付加される拡張カードを利用するのに必要な機能を
自動的に遂行できる構成ユーティリティを持っている。
構成ユーティリティによって遂行される機能の１つは、
拡張カードのＲＯＭコードを読取り専用メモリ空間中で
位置指定することである。これは、当該メモリ空間中で
既に位置指定されている既存のＲＯＭコード及び他の拡
張カード上の他のＲＯＭコートと衝突しないように行わ
れる。構成ユーティリティは一般にＲＯＭコードを読取
り専用メモリ空間の１以上の８にセグメントに割当てる
。
拡張カードのＲＯＭコードを読取り専用メモリ空間中で
位置指定することである。これは、当該メモリ空間中で
既に位置指定されている既存のＲＯＭコード及び他の拡
張カード上の他のＲＯＭコートと衝突しないように行わ
れる。構成ユーティリティは一般にＲＯＭコードを読取
り専用メモリ空間の１以上の８にセグメントに割当てる
。
本明細書において、ＲＯＭコードの位置指定とは、ＲＯ
Ｍコードを物理的に動かすことではなくて、ＲＯＭコー
ドにアドレスを割当てること、すなわちＲＯＭコードを
読取り専用メモリ空間に写像することを意味する。ＲＯ
ＭコーＩ・は物理的には拡張カートドのスＥ ｌ装置に
記憶されている。
Ｍコードを物理的に動かすことではなくて、ＲＯＭコー
ドにアドレスを割当てること、すなわちＲＯＭコードを
読取り専用メモリ空間に写像することを意味する。ＲＯ
ＭコーＩ・は物理的には拡張カートドのスＥ ｌ装置に
記憶されている。
ＲＯＭ コードのための読取り専用メモリ空間は限られ
ているので、そのようなメモリ空間をできるだ１ｊ効率
よく使用することが重要である。
ているので、そのようなメモリ空間をできるだ１ｊ効率
よく使用することが重要である。
従来、ＲＯＭコードは 当該ＲＯＭの容量（ＲＯＭＬＪ
−ドのエクステンｌ−”（はない）に苅応するメモリ空
間部分の整数倍のアドレスを有するメモリ境界上に位置
指定されていた。例えば、もしＲＯＭコー１：が１ＢＫ
パイｊ〜のメモリ空間を占めるのであれば、そのＲＣ＞
Ｍコートは１６にのＲＯＭに記憶され、そして読取り
専用メモリ空間において１６にの整数倍を開始アトＬ−
・スとするところに位置指定される。読取り専用メモリ
空間は限られているため、ＲＯＭコードをそのようなと
ころに位置指定しなければならないのであれば、読取り
専用メモリ空間の使用効率が悪くなることは明らかであ
る。具体例で説明すると、使用可能な専用の読取り専用
メモリ空間が１２８にの制限されていた場合、１６にの
ＲＯＭコードを８個分しか収容できない。例えば、もし
メモリ空間が２４にのアドレスのところから使用可能で
あれば、２４Ｋから３２Ｋまでの読取り専用メモリ空間
は不使用になり、１６にのＲＯＭコードは３２にアドレ
ス境界のところに位置指定されて、３２Ｋから４８Ｋま
でのアドレスを占める。一方、１６にのＲＯＭコードが
２４にのアドレスのところに位置指定されると、それは
２４Ｋから４０Ｋまでのアドレスを使用することになる
。
−ドのエクステンｌ−”（はない）に苅応するメモリ空
間部分の整数倍のアドレスを有するメモリ境界上に位置
指定されていた。例えば、もしＲＯＭコー１：が１ＢＫ
パイｊ〜のメモリ空間を占めるのであれば、そのＲＣ＞
Ｍコートは１６にのＲＯＭに記憶され、そして読取り
専用メモリ空間において１６にの整数倍を開始アトＬ−
・スとするところに位置指定される。読取り専用メモリ
空間は限られているため、ＲＯＭコードをそのようなと
ころに位置指定しなければならないのであれば、読取り
専用メモリ空間の使用効率が悪くなることは明らかであ
る。具体例で説明すると、使用可能な専用の読取り専用
メモリ空間が１２８にの制限されていた場合、１６にの
ＲＯＭコードを８個分しか収容できない。例えば、もし
メモリ空間が２４にのアドレスのところから使用可能で
あれば、２４Ｋから３２Ｋまでの読取り専用メモリ空間
は不使用になり、１６にのＲＯＭコードは３２にアドレ
ス境界のところに位置指定されて、３２Ｋから４８Ｋま
でのアドレスを占める。一方、１６にのＲＯＭコードが
２４にのアドレスのところに位置指定されると、それは
２４Ｋから４０Ｋまでのアドレスを使用することになる
。
更に、拡張カードのＲＯＭカードは自由に位置指定でき
るのが望ましいが、拡張カードによっては、ＲＯＭコー
トを読取り専用メモリ空間の特定のアドレスのところに
位置指定しなければならないものもある。このような条
件があると、読取り専用メモリ空間の１以上のセグメン
トの使用が困難又は不可能になる可能性が更に高くなる
。
るのが望ましいが、拡張カードによっては、ＲＯＭコー
トを読取り専用メモリ空間の特定のアドレスのところに
位置指定しなければならないものもある。このような条
件があると、読取り専用メモリ空間の１以上のセグメン
トの使用が困難又は不可能になる可能性が更に高くなる
。
Ｃ９発明が解決しようとする課題
」−述のように、従来のＲＯＭコード位置指定はＲＯＭ
容量の整数倍（別の云い方をすればＲＯＭ容量の半分の
偶数倍）のアドレスに限られており、ＲＯＭ容量の半分
の奇数倍に等しい境界は使用不能であった。
容量の整数倍（別の云い方をすればＲＯＭ容量の半分の
偶数倍）のアドレスに限られており、ＲＯＭ容量の半分
の奇数倍に等しい境界は使用不能であった。
従って本発明の目的は、読取り専用メモリ空間における
ＲＯＭコードの位置指定がＲＯＭ容量の整数倍のアドレ
ス境界に限定されず、ＲＯＭ容量の半分の偶数倍及び奇
数倍の両方が使用可能であるようなシステム髪提供する
ことにある。
ＲＯＭコードの位置指定がＲＯＭ容量の整数倍のアドレ
ス境界に限定されず、ＲＯＭ容量の半分の偶数倍及び奇
数倍の両方が使用可能であるようなシステム髪提供する
ことにある。
００課題を解決するための手段
本発明では、拡張カード−」二でＲＯＭコートを記憶す
るための機構が変更される。従来はＲＯＭコードの単一
の写しだけが拡張カートのＲＯＭに記憶されていたが、
本発明はＲＯＭコー１くを２種類のバージョンで拡張カ
ードのメモリ装置に記憶する。第１バージヨンは第］−
フィールドに記憶され、第２バージヨンは第２フィール
ドに記憶される。
るための機構が変更される。従来はＲＯＭコードの単一
の写しだけが拡張カートのＲＯＭに記憶されていたが、
本発明はＲＯＭコー１くを２種類のバージョンで拡張カ
ードのメモリ装置に記憶する。第１バージヨンは第］−
フィールドに記憶され、第２バージヨンは第２フィール
ドに記憶される。
第１バージヨンでは、ＲＯＭコードは従来と全く同様に
記憶される。以下では、ＲＯＭコードが第１セグメント
及び第２セグメントから成っているものとして説明を行
う。第１フィールドは、第１セグメントの直後に第２セ
グメンＩ−が続くように記憶されるが、第２フィールド
では、ＲＯＭコードの第２セグメントが第１セグメント
の前にくる。
記憶される。以下では、ＲＯＭコードが第１セグメント
及び第２セグメントから成っているものとして説明を行
う。第１フィールドは、第１セグメントの直後に第２セ
グメンＩ−が続くように記憶されるが、第２フィールド
では、ＲＯＭコードの第２セグメントが第１セグメント
の前にくる。
計算機システム拡張用の従来の拡張カードは、少なくと
も多重ビット・レジスタを含んでいる。
も多重ビット・レジスタを含んでいる。
この多重ビット・レジスタは構成ユーティリティにより
使用され、読取り専用メモリ空間において拡張カードの
ＲＯＭコードを位置指定、すなわち写像すべき特定のセ
グメントを示す数値が多重ビット・レジスタに記憶され
る。このレジスタの内容は拡張カード上のアドレス・デ
コーダへ入力され、読取り専用メモリ空間内でＲＯＭコ
ードに割振られているメモリ領域がアドレスされて、拡
張カード上のメモリ装置から適切なＲＯＭコードが読取
られる。本発明では、アドレス・デコーダが幾つかの点
で修正される。まず第１に、多重ビット・レジスタから
入力を受取る加算器が設けられる。この加算器の出力は
、アドレス・デコーダと、ＲＯＭコードを記憶している
メモリ装置のためのアドレス指定回路とに接続される。
使用され、読取り専用メモリ空間において拡張カードの
ＲＯＭコードを位置指定、すなわち写像すべき特定のセ
グメントを示す数値が多重ビット・レジスタに記憶され
る。このレジスタの内容は拡張カード上のアドレス・デ
コーダへ入力され、読取り専用メモリ空間内でＲＯＭコ
ードに割振られているメモリ領域がアドレスされて、拡
張カード上のメモリ装置から適切なＲＯＭコードが読取
られる。本発明では、アドレス・デコーダが幾つかの点
で修正される。まず第１に、多重ビット・レジスタから
入力を受取る加算器が設けられる。この加算器の出力は
、アドレス・デコーダと、ＲＯＭコードを記憶している
メモリ装置のためのアドレス指定回路とに接続される。
加算器は、レジスタの内容と単位数の和である出力を発
生する。
生する。
アドレス・デコーダは、多重ビット・レジスタの他に加
算器の出力にも応答するように修正される。
算器の出力にも応答するように修正される。
最後に、レジスタの最下位ビットは、ＲＯＭコードを記
憶している拡張カード上のメモリ装置における２種類の
フィールドを区別するのに用いられる。
憶している拡張カード上のメモリ装置における２種類の
フィールドを区別するのに用いられる。
具体例として、拡張カードは１６にのＲＯＭコードを必
要とし、拡張カード上のレジスタを４ビツト長とすると
、１２８にの読取り専用メモリ空間内では、可能な１６
の記憶域のうちの１５を選択することができる。１６番
目の記憶域の開始アドレスは１２０にであり、１６にの
ＲＯＭコードを保持するには不十分である。レジスタの
４ビツトはページ選択ビットと呼ばれる。１６にのＲＯ
Ｍコードを位置指定しようとすると、選択された特定の
８にページの解読だけでは不十分であり、次の８ページ
の選択も可能でなければならない。
要とし、拡張カード上のレジスタを４ビツト長とすると
、１２８にの読取り専用メモリ空間内では、可能な１６
の記憶域のうちの１５を選択することができる。１６番
目の記憶域の開始アドレスは１２０にであり、１６にの
ＲＯＭコードを保持するには不十分である。レジスタの
４ビツトはページ選択ビットと呼ばれる。１６にのＲＯ
Ｍコードを位置指定しようとすると、選択された特定の
８にページの解読だけでは不十分であり、次の８ページ
の選択も可能でなければならない。
このために加算器が使用される。
アドレス解読がうまくいったとして、適切なＲＯＭコー
ドを読取るために如何にしてアドレスを再整列するかと
いう問題がある。ＲＯＭコードのために選択された境界
が１６に境界であれば問題はないが、それが８にの奇数
倍（８Ｋ、２４Ｋ、４０に等）の場合、アドレス・ビッ
トＡ１３は間違った極性を持つことになる。すなわち、
８にの奇数倍のところからアドレスを増分していって、
１６にメモリ空間の丁度半分に達したとき、アドレス・
ビットＡ１３は状態を変えるが、それは次の連続メモリ
・パイ１〜をアドレス指定しない。
ドを読取るために如何にしてアドレスを再整列するかと
いう問題がある。ＲＯＭコードのために選択された境界
が１６に境界であれば問題はないが、それが８にの奇数
倍（８Ｋ、２４Ｋ、４０に等）の場合、アドレス・ビッ
トＡ１３は間違った極性を持つことになる。すなわち、
８にの奇数倍のところからアドレスを増分していって、
１６にメモリ空間の丁度半分に達したとき、アドレス・
ビットＡ１３は状態を変えるが、それは次の連続メモリ
・パイ１〜をアドレス指定しない。
この問題は、最下位のページ選択ビットを用いることに
よって解決できる。このビットは、８にの偶数倍及び奇
数倍の境界のいずれが選択されたかを示す。アドレス・
ビットＡ１３の極性は奇数境界で切換ねるので、そのビ
ットと最下位のページ選択ビットとの排他的論理和をと
れば、奇数ページが選択されたときにだけ反転させるこ
とができる。この解決策の欠点は、拡張カード上のＲＯ
Ｍコードを含むメモリ装置へのアドレス供給が遅れるこ
とである。このような欠点のない代替案として、メモリ
装置の異なったフィールドに記憶されるＲＯＭコードの
第２の写しを使用する。この第２の写しは、第１フィー
ルドに記憶されるＲＯＭコードと全く同じであるが、Ｒ
ＯＭコードの記憶順序が異なっている。アドレス・ビッ
トＡ１３の極性が間違っているという事実を考慮して、
ＲＯＭコードは２つのセグメントに分けられる。ＲＯＭ
コードが偶数境界に位置指定される場合は第１フィール
ドが使用され、その際ＲＯＭコードの第１セグメントが
第２セグメントの前にくる。
よって解決できる。このビットは、８にの偶数倍及び奇
数倍の境界のいずれが選択されたかを示す。アドレス・
ビットＡ１３の極性は奇数境界で切換ねるので、そのビ
ットと最下位のページ選択ビットとの排他的論理和をと
れば、奇数ページが選択されたときにだけ反転させるこ
とができる。この解決策の欠点は、拡張カード上のＲＯ
Ｍコードを含むメモリ装置へのアドレス供給が遅れるこ
とである。このような欠点のない代替案として、メモリ
装置の異なったフィールドに記憶されるＲＯＭコードの
第２の写しを使用する。この第２の写しは、第１フィー
ルドに記憶されるＲＯＭコードと全く同じであるが、Ｒ
ＯＭコードの記憶順序が異なっている。アドレス・ビッ
トＡ１３の極性が間違っているという事実を考慮して、
ＲＯＭコードは２つのセグメントに分けられる。ＲＯＭ
コードが偶数境界に位置指定される場合は第１フィール
ドが使用され、その際ＲＯＭコードの第１セグメントが
第２セグメントの前にくる。
方、奇数８に境界が選択されると、ＲＯＭコードを記憶
するメモリ装置の第２フィールドが選択される。第２フ
ィールドでは、ＲＯＭコードの第２セグメントが第１セ
グメントの前にくる。このように、８にの奇数倍の境界
が選択されて、写像アドレス空間のアドレスを増分して
いく場合、アドレス・ビットＡ１３の状態が変化した時
に、第２フィールドの第２セグメントを正しくアドレス
することができる。
するメモリ装置の第２フィールドが選択される。第２フ
ィールドでは、ＲＯＭコードの第２セグメントが第１セ
グメントの前にくる。このように、８にの奇数倍の境界
が選択されて、写像アドレス空間のアドレスを増分して
いく場合、アドレス・ビットＡ１３の状態が変化した時
に、第２フィールドの第２セグメントを正しくアドレス
することができる。
Ｅ．実施例
拡張可能な計算機システムの一例を第１図に示す。この
計算機システムのＣＰＵ１００は、マルチェレメン１〜
・バス」−８０を介して複数のコンポーネント１．１０
．１２０と相互接続される。コンポーネント１２０は拡
張カードであり、計算機システムの機能を拡張するため
に、計算機システムの框体内の空スロットに挿入される
。第１図では、拡張カード１２０は３つの素子１２１〜
１２３を含むものとして示されているが、勿論これら以
外の多くの素子を含み得る。１２１〜１２３はそれぞれ
アドレス指定論理、多重ビット・レジスタ及びメモリ装
置を示す。メモリ装置１２３はＲＯＭコードを記憶して
いる。多重ビット・レジスタ］２２は、構成処理の間に
、メモリ装Ｗ１２３に記憶されているＲＯＭコードを計
算機システムの読取り専用メモリ空間内に位置指定、す
なわち写像するためのページ選択ビットをロードされる
。アドレス指定論理１２１は、構成処理の間はレジスタ
１２２の適切な内容を書込むために使用され、構成処理
の後では、レジスタ１２２の内容及びバス］−３０から
供給される情報に応じて動作し、メモリ装置１２３をア
ドレス指定する。拡張カード１２０の各素子の動作につ
いて説明する前に、第２〜６図を参照しながら、メモリ
装置１２３のＲＯＭコードを位置指定する際の幾つかの
オプションについて説明しておく。
計算機システムのＣＰＵ１００は、マルチェレメン１〜
・バス」−８０を介して複数のコンポーネント１．１０
．１２０と相互接続される。コンポーネント１２０は拡
張カードであり、計算機システムの機能を拡張するため
に、計算機システムの框体内の空スロットに挿入される
。第１図では、拡張カード１２０は３つの素子１２１〜
１２３を含むものとして示されているが、勿論これら以
外の多くの素子を含み得る。１２１〜１２３はそれぞれ
アドレス指定論理、多重ビット・レジスタ及びメモリ装
置を示す。メモリ装置１２３はＲＯＭコードを記憶して
いる。多重ビット・レジスタ］２２は、構成処理の間に
、メモリ装Ｗ１２３に記憶されているＲＯＭコードを計
算機システムの読取り専用メモリ空間内に位置指定、す
なわち写像するためのページ選択ビットをロードされる
。アドレス指定論理１２１は、構成処理の間はレジスタ
１２２の適切な内容を書込むために使用され、構成処理
の後では、レジスタ１２２の内容及びバス］−３０から
供給される情報に応じて動作し、メモリ装置１２３をア
ドレス指定する。拡張カード１２０の各素子の動作につ
いて説明する前に、第２〜６図を参照しながら、メモリ
装置１２３のＲＯＭコードを位置指定する際の幾つかの
オプションについて説明しておく。
第２図は、第１図に示した計算機システムの読取り専用
メモリ空間を表わしたものである。本出願人のＰＳ／２
を例にとると、１２８にの読取り専用メモリ空間がアド
レス境界ｃｏｏｏｏ及びＤＦＦＦＦ （１６進表示）の
間に設けられている。
メモリ空間を表わしたものである。本出願人のＰＳ／２
を例にとると、１２８にの読取り専用メモリ空間がアド
レス境界ｃｏｏｏｏ及びＤＦＦＦＦ （１６進表示）の
間に設けられている。
このメモリ空間は、それぞれ８にの長さを有する１６個
のページＰ１〜Ｐ１６を含むものと考えることができる
。これら１６ページの半分（Ｐ２、Ｐ４等）は奇数８に
境界上にあり、残り半分（Ｐｌ、Ｐ３等）は偶数８に境
界上にある。メモリ装置１２３に記憶されている１６に
のＲＯＭコードを位置指定しようとすると、使用可能な
記憶域は１６ではなく、】−５である。最後の記憶域（
ページＰ１６）は、容量が８ＫＬ、かないので、１．６
ＫのＲＯＭコードを割振ることはできない。しかし、
その他の境界（ＰＩ−〜Ｐ１５の境界）は１６にのＲＯ
Ｍコードを位置指定するのに用いることができる。
のページＰ１〜Ｐ１６を含むものと考えることができる
。これら１６ページの半分（Ｐ２、Ｐ４等）は奇数８に
境界上にあり、残り半分（Ｐｌ、Ｐ３等）は偶数８に境
界上にある。メモリ装置１２３に記憶されている１６に
のＲＯＭコードを位置指定しようとすると、使用可能な
記憶域は１６ではなく、】−５である。最後の記憶域（
ページＰ１６）は、容量が８ＫＬ、かないので、１．６
ＫのＲＯＭコードを割振ることはできない。しかし、
その他の境界（ＰＩ−〜Ｐ１５の境界）は１６にのＲＯ
Ｍコードを位置指定するのに用いることができる。
偶数８に境界を選択した場合（ＰＬ、Ｐ３等）、１６に
のＲＯＭコードは第３図に示すような記憶域に割振られ
、その境界はｎ８にで表わされる。
のＲＯＭコードは第３図に示すような記憶域に割振られ
、その境界はｎ８にで表わされる。
ここでｎは任意の偶数（Ｏ１２，４、・・ ・、１４）
である。しかし、１．６にのＲＯＭコードが奇数境界に
位置指定される場合（Ｐ２、Ｐ４、・・・・、Ｐｌ４）
は後述する理由により、メモリ装置］２３に記憶されて
いるＲＯＭコートは（ｎ＋１）８Ｋを境界とする記憶域
に割振られる（第４図参照）。
である。しかし、１．６にのＲＯＭコードが奇数境界に
位置指定される場合（Ｐ２、Ｐ４、・・・・、Ｐｌ４）
は後述する理由により、メモリ装置］２３に記憶されて
いるＲＯＭコートは（ｎ＋１）８Ｋを境界とする記憶域
に割振られる（第４図参照）。
拡張カード上でＲＯＭコードを記憶する従来のメモリ装
置の内容を第５図に示す。第５図の例では、ＲＯＭコー
ドが２つのセグメント１０及び２０に分けられているが
、この分割は、従来技術を本発明と比較する目的で行っ
ただけである。
置の内容を第５図に示す。第５図の例では、ＲＯＭコー
ドが２つのセグメント１０及び２０に分けられているが
、この分割は、従来技術を本発明と比較する目的で行っ
ただけである。
本発明に従うメモリ装置１２３の内容を第６図に示す。
図示のように、メモリ装Ｗ１２３の内容はフィールド１
及びフィールド２に分けられる。
及びフィールド２に分けられる。
フィールド１は、従来のメモリ装置における記憶と全く
同様にしてＲＯＭコードを記憶する。しかしフィールド
２は、ＲＯＭコートを異なった順序で記憶する。具体的
に云うと、ＲＯＭコードは２つのセグメント１０及び２
０に分割されており、フィールド１では、第］セグメン
ｌ−１，Ｏが第２セグメント２０の前にくるように記憶
されるが、第２フィールドではこれと反対に、第２セグ
メント２０が第］−セグメント１ｏの前にくるように記
憶される。ただし、フィールド２のセグメンｌ−１０及
び２０自体はフィールド１−のセグメン［−１−〇及び
２０、並びに従来のＲＯＭコード］２４のセグメン１−
１０及び２０と同しである。
同様にしてＲＯＭコードを記憶する。しかしフィールド
２は、ＲＯＭコートを異なった順序で記憶する。具体的
に云うと、ＲＯＭコードは２つのセグメント１０及び２
０に分割されており、フィールド１では、第］セグメン
ｌ−１，Ｏが第２セグメント２０の前にくるように記憶
されるが、第２フィールドではこれと反対に、第２セグ
メント２０が第］−セグメント１ｏの前にくるように記
憶される。ただし、フィールド２のセグメンｌ−１０及
び２０自体はフィールド１−のセグメン［−１−〇及び
２０、並びに従来のＲＯＭコード］２４のセグメン１−
１０及び２０と同しである。
第８図は、後述する理由でアドレス指定論理１−２１に
設けられる加算器を示している。第８図の加算器への入
力及びページ選択ビットＲ８０−Ｒ８３はレジスタ１２
２から供給される。加算器の出力は代替ページ選択ビッ
トＲ８０Ｐ−Ｒ８３Ｐであり、これらは常に入力よりも
１だけ大きい値をとる。加算器は、ＡＮＤゲートＡ２、
Ａ４〜Ａ７、反転器１１〜丁３及び○Ｒゲー１−０ ］
−〜０３で構成されている。
設けられる加算器を示している。第８図の加算器への入
力及びページ選択ビットＲ８０−Ｒ８３はレジスタ１２
２から供給される。加算器の出力は代替ページ選択ビッ
トＲ８０Ｐ−Ｒ８３Ｐであり、これらは常に入力よりも
１だけ大きい値をとる。加算器は、ＡＮＤゲートＡ２、
Ａ４〜Ａ７、反転器１１〜丁３及び○Ｒゲー１−０ ］
−〜０３で構成されている。
第８図にはＲＯＳイネーブル信号ＲＯ８ＥＮＡを発生す
るための論理回路も示されている。図から明らかなよう
に、ページ選択ビットＲ８０−Ｒ８３がすべて１（境界
がＤＥＯＯＯである１６番目のページを選択）の場合を
除くと、ＲＯ８ＥＮＡはＲ８ＥＮＡと同じである。前述
のように、１６番目のページは、１６にのＲＯＭコード
を置くには不十分なため、１６番目のページが選択され
た場合は、ＡＮＤゲートＡ１によ−） テＲＯＳ Ｅ
ＮＡが禁止される。
るための論理回路も示されている。図から明らかなよう
に、ページ選択ビットＲ８０−Ｒ８３がすべて１（境界
がＤＥＯＯＯである１６番目のページを選択）の場合を
除くと、ＲＯ８ＥＮＡはＲ８ＥＮＡと同じである。前述
のように、１６番目のページは、１６にのＲＯＭコード
を置くには不十分なため、１６番目のページが選択され
た場合は、ＡＮＤゲートＡ１によ−） テＲＯＳ Ｅ
ＮＡが禁止される。
第７図はアドレス指定論理１２１の別の構成要素を示し
ている。この回路は、バス１３０のアドレス部に適切な
アドレスが供給された時にメモリ装置１２３をイネーブ
ルするのに用いられる。第７図に示した各ゲートのうち
、ゲートＡ８．０１３及び０１４の相互接続並びにゲー
ト０４〜０７及びＡ９の相互接続は従来と変りはない。
ている。この回路は、バス１３０のアドレス部に適切な
アドレスが供給された時にメモリ装置１２３をイネーブ
ルするのに用いられる。第７図に示した各ゲートのうち
、ゲートＡ８．０１３及び０１４の相互接続並びにゲー
ト０４〜０７及びＡ９の相互接続は従来と変りはない。
変更点は、ゲート０８〜０１２及びＡＩＯを追加して、
Ａ９の代りに０１２の出力を０１４へ供給するようにし
たことである。ゲート０４〜０７は、バス１３０のアド
レス部に供給されたアドレスがレジスタ１２２の内容Ｒ
８０−Ｒ８３により選択された特定のページ内にある場
合に、ゲートＡ９を付勢する。
Ａ９の代りに０１２の出力を０１４へ供給するようにし
たことである。ゲート０４〜０７は、バス１３０のアド
レス部に供給されたアドレスがレジスタ１２２の内容Ｒ
８０−Ｒ８３により選択された特定のページ内にある場
合に、ゲートＡ９を付勢する。
本発明は、ゲー）−０８〜０１２及びＡＩＯを用いる点
で従来とは異なっている。ゲート０８〜０１１は、バス
１３０のアドレス部がレジスタ１２２の内容Ｒ８０−Ｒ
８３により示されるページの次のページ内のアドレスを
供給した場合に、ゲートＡ１０を付勢する。
で従来とは異なっている。ゲート０８〜０１１は、バス
１３０のアドレス部がレジスタ１２２の内容Ｒ８０−Ｒ
８３により示されるページの次のページ内のアドレスを
供給した場合に、ゲートＡ１０を付勢する。
拡張カードのＲＯＭコードが偶数８に境界に写像される
場合は、レジスタ１２２にある最下位のページ選択ビッ
トＲ８Ｏは０である。このビットは、メモリ装置１２３
の第１フィールド、すなわちフィールド１を選択するの
に用いられる（第１図及び第８図参照）。バス１３０の
アドレス部上のアドレスがページ選択ビットにより示さ
れる８にのページ内にあれば、ゲート０４〜０７が満足
され、この時他の条件も満たされていると、メモリ装置
１２３をイネーブルする活動状態のＲＯＭ選択信号ＵＬ
Ｒ８Ｇがゲート０１４から発生される。バス１３０のア
ドレス部上のアドレスをレジスタ１２２の最下位ビット
と組合せることにより、メモリ装置１２３の第１フィー
ルドがアドレスされ、第１セグメントｌｏ内の任意のバ
イトをアドレスすることができる。バス１３０のアドレ
ス部上のアドレスがＲＯＭコードの最初の８にのブロッ
クを越えると、ゲート０８〜０１１が満足されてゲート
ＡＩＯを付勢し、それにより信号ＵＬＲ８Ｇが活動状態
に保たれるので、フィールド１の第２セグメント２０内
のバイトがアドレスされる。
場合は、レジスタ１２２にある最下位のページ選択ビッ
トＲ８Ｏは０である。このビットは、メモリ装置１２３
の第１フィールド、すなわちフィールド１を選択するの
に用いられる（第１図及び第８図参照）。バス１３０の
アドレス部上のアドレスがページ選択ビットにより示さ
れる８にのページ内にあれば、ゲート０４〜０７が満足
され、この時他の条件も満たされていると、メモリ装置
１２３をイネーブルする活動状態のＲＯＭ選択信号ＵＬ
Ｒ８Ｇがゲート０１４から発生される。バス１３０のア
ドレス部上のアドレスをレジスタ１２２の最下位ビット
と組合せることにより、メモリ装置１２３の第１フィー
ルドがアドレスされ、第１セグメントｌｏ内の任意のバ
イトをアドレスすることができる。バス１３０のアドレ
ス部上のアドレスがＲＯＭコードの最初の８にのブロッ
クを越えると、ゲート０８〜０１１が満足されてゲート
ＡＩＯを付勢し、それにより信号ＵＬＲ８Ｇが活動状態
に保たれるので、フィールド１の第２セグメント２０内
のバイトがアドレスされる。
このように、ＲＯＭコードを偶数８に境界に写像、すな
わち位置指定した場合は、従来と同様のＲＯＭコード・
アドレス指定能力が得られる。
わち位置指定した場合は、従来と同様のＲＯＭコード・
アドレス指定能力が得られる。
本発明は、レジスタ１２２の最下位ビットＲ８Ｏが１で
、奇数８に境界が選択された場合に特に有用である。
、奇数８に境界が選択された場合に特に有用である。
その範囲内の最初のアドレス・バイトがバス１３０のア
ドレス部に供給された時、そのビットＡ１３は１であり
、実際にゲート０８〜０１１が満足されてＡＩＯを付勢
し、前と同様に（同じ条件のもとて）活動状態のＵＬＲ
８Ｇが発生される。
ドレス部に供給された時、そのビットＡ１３は１であり
、実際にゲート０８〜０１１が満足されてＡＩＯを付勢
し、前と同様に（同じ条件のもとて）活動状態のＵＬＲ
８Ｇが発生される。
レジスタ１２２の最下位ビットが１の場合、メモリ装置
１２３のフィールド２がアドレスされ、読取られるメモ
リ・バイトはセグメント１０の最初のメモリ・バイトで
ある。バス１３０のアドレス部に供給されるアドレスが
連続的に増分されてゆくと、ある時点でフィールド２に
おけるセグメント１０の最後のバイトがアドレスされる
。その後アドレスがもう一度増分されると、アドレス・
ビットＡ１３が１から０に変化する。この時ゲート０８
〜０１１は禁止される。ゲートＡＩＯも同様である。そ
の代りに今度はゲー１〜０４〜０７が条件づけられてゲ
ートＡ９を付勢し、ＵＬＲ８Ｇを活動状態に保つ。
１２３のフィールド２がアドレスされ、読取られるメモ
リ・バイトはセグメント１０の最初のメモリ・バイトで
ある。バス１３０のアドレス部に供給されるアドレスが
連続的に増分されてゆくと、ある時点でフィールド２に
おけるセグメント１０の最後のバイトがアドレスされる
。その後アドレスがもう一度増分されると、アドレス・
ビットＡ１３が１から０に変化する。この時ゲート０８
〜０１１は禁止される。ゲートＡＩＯも同様である。そ
の代りに今度はゲー１〜０４〜０７が条件づけられてゲ
ートＡ９を付勢し、ＵＬＲ８Ｇを活動状態に保つ。
従って、ＲＯＭコードが奇数８に境界に写像される場合
には、フィールド２のセグメント１ｏからアドレス指定
が開始され、アドレスの増分に伴なってフィールド２の
セグメント１０が順次にアドレスされる。フィールド２
のセグメント１０のバイトがアドレスされてしまうと、
次にアドレスされるのは、フィールド２のセグメント２
０の最初のパイ１−である。あとは、アドレスの連続的
な増分に伴なって、フィールド２のセグメント２０の他
のバイトがアドレスされる。
には、フィールド２のセグメント１ｏからアドレス指定
が開始され、アドレスの増分に伴なってフィールド２の
セグメント１０が順次にアドレスされる。フィールド２
のセグメント１０のバイトがアドレスされてしまうと、
次にアドレスされるのは、フィールド２のセグメント２
０の最初のパイ１−である。あとは、アドレスの連続的
な増分に伴なって、フィールド２のセグメント２０の他
のバイトがアドレスされる。
これまでは、拡張カード上のＲＯＭコードを計算機シス
テムの読取り専用メモリ空間に位置指定（写像）する例
を説明してきたが、本発明は拡張カードに限定されるも
のではない。一般の計算機システムは、拡張カードの他
に、プレーナ・ボードあるいはマザー・ボードと呼ばれ
るボードを含んでいる。このようなボードは、ＣＰＵ、
ＲＯＭ、アドレス指定回路等を搭載している。本発明は
、拡張カードの場合と全く同様にして、このようなボー
ドにも適用できる。その場合、ボード上のＲＯＭに記憶
されているＲＯＭコードが前述のようにして計算機シス
テムの読取り専用メモリ空間に位置指定されることにな
る。
テムの読取り専用メモリ空間に位置指定（写像）する例
を説明してきたが、本発明は拡張カードに限定されるも
のではない。一般の計算機システムは、拡張カードの他
に、プレーナ・ボードあるいはマザー・ボードと呼ばれ
るボードを含んでいる。このようなボードは、ＣＰＵ、
ＲＯＭ、アドレス指定回路等を搭載している。本発明は
、拡張カードの場合と全く同様にして、このようなボー
ドにも適用できる。その場合、ボード上のＲＯＭに記憶
されているＲＯＭコードが前述のようにして計算機シス
テムの読取り専用メモリ空間に位置指定されることにな
る。
Ｆ１発明の効果
本発明によれば、ＲＯＭコートの位置指定がＲＯＭ容量
の整数倍のアドレス境界に限定されないシステムを祷築
することができる。
の整数倍のアドレス境界に限定されないシステムを祷築
することができる。
第１図は本発明を適用し得る計算機システｌ、の−例を
示すブロック図。 第２図は読取り専用メモリ空間の一例を示す図。 第３図及び第４図はＲＯＭコートの位置指定の様子を示
す図。 第５図は拡張カードのメモリ装置の内容の従来例を示す
図。 第６図は本発明に従うメモリ装置の内容を示す図。 第７図及び第８図はアドレス指定論理１２１の構成を示
す論理回路図。 廿 ５６一
示すブロック図。 第２図は読取り専用メモリ空間の一例を示す図。 第３図及び第４図はＲＯＭコートの位置指定の様子を示
す図。 第５図は拡張カードのメモリ装置の内容の従来例を示す
図。 第６図は本発明に従うメモリ装置の内容を示す図。 第７図及び第８図はアドレス指定論理１２１の構成を示
す論理回路図。 廿 ５６一
Claims (1)
- 【特許請求の範囲】 ＲＯＭコードが記憶されているメモリ装置を含むコンポ
ーネントが接続される計算機システムにして、 前記メモリ装置はアドレス可能な第１フィールド及び第
２フィールドを含み、 前記ＲＯＭコードを第１セグメント及び第２セグメント
に分けて、前記第１フィールドでは前記第１セグメント
に続いて前記第２セグメントを記憶させ、前記第２フィ
ールドでは前記第２セグメントに続いて前記第１セグメ
ントを記憶させることを特徴とする計算機システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/281,612 US4979148A (en) | 1988-12-09 | 1988-12-09 | Increasing options in mapping ROM in computer memory space |
| US281612 | 1988-12-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02201669A true JPH02201669A (ja) | 1990-08-09 |
| JPH0743669B2 JPH0743669B2 (ja) | 1995-05-15 |
Family
ID=23078043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1317912A Expired - Lifetime JPH0743669B2 (ja) | 1988-12-09 | 1989-12-08 | 計算機システム |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US4979148A (ja) |
| EP (1) | EP0372841B1 (ja) |
| JP (1) | JPH0743669B2 (ja) |
| KR (1) | KR920005289B1 (ja) |
| CN (1) | CN1014839B (ja) |
| AR (1) | AR245832A1 (ja) |
| AU (1) | AU623457B2 (ja) |
| BR (1) | BR8906348A (ja) |
| CA (1) | CA2000009C (ja) |
| DE (2) | DE68923433T2 (ja) |
| GB (1) | GB2225884A (ja) |
| MY (1) | MY108517A (ja) |
| NZ (1) | NZ231639A (ja) |
| PH (1) | PH26617A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282172A (en) * | 1991-02-22 | 1994-01-25 | Vlsi Technology, Inc. | Look-ahead circuit for fast decode of bankselect signals in EMS systems |
| US6397262B1 (en) | 1994-10-14 | 2002-05-28 | Qnx Software Systems, Ltd. | Window kernel |
| CA2118201C (en) * | 1994-10-14 | 2003-02-04 | Patrick M. Hayden | Photon windowing kernel |
| US5895480A (en) * | 1995-10-10 | 1999-04-20 | Holtek Microelectronics, Inc. | Method of and means for accessing an address by respectively substracting base addresses of memory integrated circuits from an access address |
| EP0769746A1 (en) * | 1995-10-20 | 1997-04-23 | Symbios Logic Inc. | Storage device and method accessing it |
| US6757900B1 (en) | 2000-05-18 | 2004-06-29 | Microsoft Corporation | State management of server-side control objects |
| US7013340B1 (en) | 2000-05-18 | 2006-03-14 | Microsoft Corporation | Postback input handling by server-side control objects |
| US6763453B2 (en) * | 2000-12-28 | 2004-07-13 | Intel Corporation | Security on hardware loops |
| US7380250B2 (en) | 2001-03-16 | 2008-05-27 | Microsoft Corporation | Method and system for interacting with devices having different capabilities |
| US7493397B1 (en) | 2001-06-06 | 2009-02-17 | Microsoft Corporation | Providing remote processing services over a distributed communications network |
| US6944797B1 (en) | 2001-06-07 | 2005-09-13 | Microsoft Corporation | Method and system for tracing |
| US6915454B1 (en) | 2001-06-12 | 2005-07-05 | Microsoft Corporation | Web controls validation |
| US7162723B2 (en) * | 2001-06-29 | 2007-01-09 | Microsoft Corporation | ASP.NET HTTP runtime |
| US7594001B1 (en) | 2001-07-06 | 2009-09-22 | Microsoft Corporation | Partial page output caching |
| US7216294B2 (en) | 2001-09-04 | 2007-05-08 | Microsoft Corporation | Method and system for predicting optimal HTML structure without look-ahead |
| US7428725B2 (en) | 2001-11-20 | 2008-09-23 | Microsoft Corporation | Inserting devices specific content |
| US7574653B2 (en) | 2002-10-11 | 2009-08-11 | Microsoft Corporation | Adaptive image formatting control |
| US7596782B2 (en) | 2003-10-24 | 2009-09-29 | Microsoft Corporation | Software build extensibility |
| US7890604B2 (en) | 2004-05-07 | 2011-02-15 | Microsoft Corproation | Client-side callbacks to server events |
| US8065600B2 (en) | 2004-05-14 | 2011-11-22 | Microsoft Corporation | Systems and methods for defining web content navigation |
| US7464386B2 (en) | 2004-05-17 | 2008-12-09 | Microsoft Corporation | Data controls architecture |
| US8156448B2 (en) | 2004-05-28 | 2012-04-10 | Microsoft Corporation | Site navigation and site navigation data source |
| US7530058B2 (en) | 2004-05-28 | 2009-05-05 | Microsoft Corporation | Non-compile pages |
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| US3921144A (en) * | 1971-05-18 | 1975-11-18 | Ibm | Odd/even boundary address alignment system |
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| US4374411A (en) * | 1980-02-14 | 1983-02-15 | Hayes Microcomputer Products, Inc. | Relocatable read only memory |
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| US4363095A (en) * | 1980-12-31 | 1982-12-07 | Honeywell Information Systems Inc. | Hit/miss logic for a cache memory |
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1988
- 1988-12-09 US US07/281,612 patent/US4979148A/en not_active Expired - Fee Related
-
1989
- 1989-10-02 CA CA002000009A patent/CA2000009C/en not_active Expired - Fee Related
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