JPH0460856A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0460856A JPH0460856A JP17184490A JP17184490A JPH0460856A JP H0460856 A JPH0460856 A JP H0460856A JP 17184490 A JP17184490 A JP 17184490A JP 17184490 A JP17184490 A JP 17184490A JP H0460856 A JPH0460856 A JP H0460856A
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- JP
- Japan
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- address
- data
- slot
- bus
- read
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はデータ処理装置、特に追加ボード挿入用のＩ／
Ｏスロットを複数有するものに関する。
Ｏスロットを複数有するものに関する。
［従来の技術］
従来より、パーソナルコンピュータ等においては、各種
ポートを利用して、Ｒ５−２Ｂ２Ｃ，７０ツピーデイス
クドライブ（ＦＤＤ） 、ハードディスクドライブ（Ｈ
ＤＤ） 、増設メモリ等との接続を行っている。そして
、このポートの数はユーザの要望によって異なるため、
通常の場合本体に拡張スロワ１−（１／Ｏスロット）を
複数設け、この１／Ｏスロツトに追加ホードを挿入する
ことにより、ポートを追加できるようになっている。
ポートを利用して、Ｒ５−２Ｂ２Ｃ，７０ツピーデイス
クドライブ（ＦＤＤ） 、ハードディスクドライブ（Ｈ
ＤＤ） 、増設メモリ等との接続を行っている。そして
、このポートの数はユーザの要望によって異なるため、
通常の場合本体に拡張スロワ１−（１／Ｏスロット）を
複数設け、この１／Ｏスロツトに追加ホードを挿入する
ことにより、ポートを追加できるようになっている。
ところが、Ｉ／Ｏスロットか複数あると、追加ボードを
複数追加すること力輸工能であり、特に同一機能の追加
ボードを追加した場合には、追加ボドにおけるＩ／Ｏア
ドレスやメモリアドレスが重複してしまう可能性がある
。
複数追加すること力輸工能であり、特に同一機能の追加
ボードを追加した場合には、追加ボドにおけるＩ／Ｏア
ドレスやメモリアドレスが重複してしまう可能性がある
。
そこで、通常の追加ボードにおいては、自己のアドレス
を設定するだめのＤＩＰスイッチを有し、このＤＩＰス
イッチの操作によってＩ／Ｏアドレスを変更できるよう
になっている。
を設定するだめのＤＩＰスイッチを有し、このＤＩＰス
イッチの操作によってＩ／Ｏアドレスを変更できるよう
になっている。
すなわち、追加ボード（この例はプリンタ用のＩ／Ｏポ
ートを有するもの）は、第４図に示すように、本体側と
のコネクタ部１、デコーダ２、Ｉ／Ｏポート３、ＤＩＰ
スイッチ４を有しており、本体側からアドレスバスＡを
介し供給されるアドレス信号がデコーダ２に入力され、
デコーダ２はアドレス信号が予め定められた所定の値（
予め設定されているアドレス）である場合に、Ｉ／Ｏポ
ート３に対し選択されたことを示すデコード信号（チッ
プセレクト信号Ｃ８）を供給する。
ートを有するもの）は、第４図に示すように、本体側と
のコネクタ部１、デコーダ２、Ｉ／Ｏポート３、ＤＩＰ
スイッチ４を有しており、本体側からアドレスバスＡを
介し供給されるアドレス信号がデコーダ２に入力され、
デコーダ２はアドレス信号が予め定められた所定の値（
予め設定されているアドレス）である場合に、Ｉ／Ｏポ
ート３に対し選択されたことを示すデコード信号（チッ
プセレクト信号Ｃ８）を供給する。
そして、デコーダ２にはＤＩＰスイッチ４が接続されて
おり、このＤＩＰスイッチ４のオンオフによってデコー
ダ２がチップセレクト信号Ｃ８として選択されたことを
示す信号（例えば「Ｌ」）を出力するアドレスを変更す
ることができる。なお、コネクタ３ａは、プリンタ等の
外部装置との接続を行うためのものである。
おり、このＤＩＰスイッチ４のオンオフによってデコー
ダ２がチップセレクト信号Ｃ８として選択されたことを
示す信号（例えば「Ｌ」）を出力するアドレスを変更す
ることができる。なお、コネクタ３ａは、プリンタ等の
外部装置との接続を行うためのものである。
ここで、実際に複数の追加ボードにおけるＩ／Ｏアドレ
スやメモリアドレスを割り付ける場合には、それぞれの
追加ボードのマニュアルよりＤＩＰスイッチの設定とア
ドレスの関係を調べ、アドレスが同一とならないように
して、アドレスの重複を防止していた。
スやメモリアドレスを割り付ける場合には、それぞれの
追加ボードのマニュアルよりＤＩＰスイッチの設定とア
ドレスの関係を調べ、アドレスが同一とならないように
して、アドレスの重複を防止していた。
［発明が解決しようとする課題］
しかしながら、Ｉ／Ｏスロットに追加する追加ボードは
、通常複数のメーカより販売されており、同一メーカの
ものとは限らない。そして、メーカが異なれば、ＤＩＰ
スイッチの位置、ＤＩＰスイッチとアドレスの関係、マ
ニュアルの記載方法等がそれぞれ異なる。このため、ア
ドレスの設定が繁雑であり、また誤って設定をしやすい
という問題点があった。
、通常複数のメーカより販売されており、同一メーカの
ものとは限らない。そして、メーカが異なれば、ＤＩＰ
スイッチの位置、ＤＩＰスイッチとアドレスの関係、マ
ニュアルの記載方法等がそれぞれ異なる。このため、ア
ドレスの設定が繁雑であり、また誤って設定をしやすい
という問題点があった。
そして、同一アドレスに複数のＩ ／Ｏ．メモリが存在
すれば、正常な処理が行えなくなってしまつＯ 本発明は、上記問題点を解決することを課題としてなさ
れたものであり、追加ボードにおけるアドレスの割り付
はミスを防止することができるデータ処理装置を提供す
ることを目的とする。
すれば、正常な処理が行えなくなってしまつＯ 本発明は、上記問題点を解決することを課題としてなさ
れたものであり、追加ボードにおけるアドレスの割り付
はミスを防止することができるデータ処理装置を提供す
ることを目的とする。
［課題を解決するための手段］
本発明に係るデータ処理装置は、コマンドイネーブルレ
ジスタからのイネーブル信号を受け、コントロールバス
をゲートシてイネーブル信号によって選択されたＩ／Ｏ
スロットへの書き込み、読出しを許可するゲート回路を
有し、Ｉ／Ｏスロットに対するデータの古き込み読出し
を各別に行うことを特徴とする。
ジスタからのイネーブル信号を受け、コントロールバス
をゲートシてイネーブル信号によって選択されたＩ／Ｏ
スロットへの書き込み、読出しを許可するゲート回路を
有し、Ｉ／Ｏスロットに対するデータの古き込み読出し
を各別に行うことを特徴とする。
［作用］
複数のＩ／Ｏスロットに各別にデータを書き込み、この
読出しを行う。このため、Ｉ／Ｏスロットに追加ボード
があれば、書き込まれたデータが読み出され、追加ボー
ドがなければデータがのっていない状態のデータバスの
データが読み出される。そこで、データが書き込まれた
か否かのチエツクにより、それぞれのＩ／Ｏスロットに
追加ボードがセットされているか否かをチエツクするこ
とができる。また、書き込み、読出しをしたアドレスよ
りセットされている追加ボードに割り付けられたアドレ
スを調べることができる。そこで、追加ボード間におい
てアドレスが重複しているかをチエツクすることかでき
る。そして、アドレスが重複していた場合には、これを
警告することができ、アドレスの重複割り付けを防止す
ることができる。
読出しを行う。このため、Ｉ／Ｏスロットに追加ボード
があれば、書き込まれたデータが読み出され、追加ボー
ドがなければデータがのっていない状態のデータバスの
データが読み出される。そこで、データが書き込まれた
か否かのチエツクにより、それぞれのＩ／Ｏスロットに
追加ボードがセットされているか否かをチエツクするこ
とができる。また、書き込み、読出しをしたアドレスよ
りセットされている追加ボードに割り付けられたアドレ
スを調べることができる。そこで、追加ボード間におい
てアドレスが重複しているかをチエツクすることかでき
る。そして、アドレスが重複していた場合には、これを
警告することができ、アドレスの重複割り付けを防止す
ることができる。
［実施例］
以下、本発明に係るデータ処理装置について、図面に基
づいて説明する。
づいて説明する。
第１図は、全体構成を示すブロック図であり、これらは
本体に内蔵されている。ＣＰＵ５には１６ビツト（ＡＯ
〜Ａ１５）のアクセス先を表すアドレス信号がのるアド
レスバスＡ、ｌ０Ｗ（／Ｏライト）、ｌ０Ｒ（ＩＯＩＪ
−ド） 、ＭＥＭＷ（メモリライト） 、ＭＥＭＲ（メ
モリリード）等のコマンドがのるコントロールバスＣ，
８ビット（ＤＯ〜Ｄ７）のデータがのるデータバスＤが
接続されている。
本体に内蔵されている。ＣＰＵ５には１６ビツト（ＡＯ
〜Ａ１５）のアクセス先を表すアドレス信号がのるアド
レスバスＡ、ｌ０Ｗ（／Ｏライト）、ｌ０Ｒ（ＩＯＩＪ
−ド） 、ＭＥＭＷ（メモリライト） 、ＭＥＭＲ（メ
モリリード）等のコマンドがのるコントロールバスＣ，
８ビット（ＤＯ〜Ｄ７）のデータがのるデータバスＤが
接続されている。
追加ボードが挿入可能な３つのＩ／Ｏスロット６ａ〜６
ｃが設けられており、アドレスバスＡ１コントロールバ
スＣ１データバスＤがそれぞれ接続されている。
ｃが設けられており、アドレスバスＡ１コントロールバ
スＣ１データバスＤがそれぞれ接続されている。
そして、Ｉ／Ｏスロット６にＩ／Ｏポートを有する追加
ボードが挿入された場合には、アドレスバスＡにおいて
このＩ／Ｏポートのアドレスか指定され、コントロール
バスＣのＩＯＷ又はＩＯＲがｒＬＪの時に、追加ボード
のＩ／Ｏポートに対するデータの書き込み又は読出しが
行われる。
ボードが挿入された場合には、アドレスバスＡにおいて
このＩ／Ｏポートのアドレスか指定され、コントロール
バスＣのＩＯＷ又はＩＯＲがｒＬＪの時に、追加ボード
のＩ／Ｏポートに対するデータの書き込み又は読出しが
行われる。
一方、Ｉ／Ｏスロット６に増設メモリの追加ポドが挿入
された場合には、そのアドレスが指定された状態で、コ
ントロールバスＣのＭＲＭＷ又はＭＲＭＲがｒＬＪの時
に、そのメモリに対する書き込み又は読出しか行イっれ
る。
された場合には、そのアドレスが指定された状態で、コ
ントロールバスＣのＭＲＭＷ又はＭＲＭＲがｒＬＪの時
に、そのメモリに対する書き込み又は読出しか行イっれ
る。
なお、データバスＤは、プルアップ手段Ｖｐによって、
すべてのビットともプルアップされている。このため、
データバスＤは、データがのっていないときには、常に
ＦＦＨ（すべて１）となっている。
すべてのビットともプルアップされている。このため、
データバスＤは、データがのっていないときには、常に
ＦＦＨ（すべて１）となっている。
ここて、本実施例においては、デコーダ７にアドレスバ
スＡが接続されており、この出力端は、他入力端にコン
トロールバスＣのＩＯＷか入力されているオアゲート８
を介し、コマンドイネーブルレジスタ９のクロック入力
端に接続されている。
スＡが接続されており、この出力端は、他入力端にコン
トロールバスＣのＩＯＷか入力されているオアゲート８
を介し、コマンドイネーブルレジスタ９のクロック入力
端に接続されている。
またコマンドイネーブルレジスタ９のデータ入力端には
、データバスＤが接続されている。
、データバスＤが接続されている。
従って、コマンドイネーブルレジスタ９ヘデータを書き
込む場合には、ＣＰＵ５かアドレスバスＡに予め割り当
てられているアドレスをのせ、これによってデコーダ７
からのチップセレクト信号Ｃ８かｒＬＪとなる。このと
きＣＰＵ５はコントロールバスＣのＩＯＷを「Ｌ」とす
るため、オアゲート８の出力もｒＬＪとなり、コマンド
イネプルレジスタ９はそのときのデータバスＤのデータ
を取り込む。
込む場合には、ＣＰＵ５かアドレスバスＡに予め割り当
てられているアドレスをのせ、これによってデコーダ７
からのチップセレクト信号Ｃ８かｒＬＪとなる。このと
きＣＰＵ５はコントロールバスＣのＩＯＷを「Ｌ」とす
るため、オアゲート８の出力もｒＬＪとなり、コマンド
イネプルレジスタ９はそのときのデータバスＤのデータ
を取り込む。
また、コマンドイネーブルレジスタ９は４ビツトの記憶
部を有し、４つ出力端より記憶内容に応じた４つのイネ
ーブル信号ａ −ｄを出力する。
部を有し、４つ出力端より記憶内容に応じた４つのイネ
ーブル信号ａ −ｄを出力する。
そして、コマンドイネーブルレジスタ９の３つの出力で
あるイネーブル信号ａ −Ｃは、それぞれ４つのオアケ
ートからなるケート回路１．０ ａ〜／Ｏｃに入力され
る。このゲート回路１．０ ａ〜／Ｏｃの４つのオアゲ
ートには、それぞれコント０−ルバスＣのＩ ＯＲ，Ｉ
ＯＷ、ＭＥＭＲ，ＭＥＭＷとイネーブル信号が入力さ
れる。
あるイネーブル信号ａ −Ｃは、それぞれ４つのオアケ
ートからなるケート回路１．０ ａ〜／Ｏｃに入力され
る。このゲート回路１．０ ａ〜／Ｏｃの４つのオアゲ
ートには、それぞれコント０−ルバスＣのＩ ＯＲ，Ｉ
ＯＷ、ＭＥＭＲ，ＭＥＭＷとイネーブル信号が入力さ
れる。
従って、コマンドイネーブルレジスタ９の記憶内容に応
じて、イネーブル信号ａ −Ｃのいずれか１つがｒＬＪ
となる。そこで、このｒＬＪとなったゲート回路／Ｏに
おけるコマンドＩＯＲ，／ＯＷ、ＭＥＭＲ，ＭＥＭＷか
有効となり、これが対応するＩ／Ｏスロット６に供給さ
れることになる。
じて、イネーブル信号ａ −Ｃのいずれか１つがｒＬＪ
となる。そこで、このｒＬＪとなったゲート回路／Ｏに
おけるコマンドＩＯＲ，／ＯＷ、ＭＥＭＲ，ＭＥＭＷか
有効となり、これが対応するＩ／Ｏスロット６に供給さ
れることになる。
なお、コマンドイネーブルレジスタ９の出力信号ｄをｒ
ＬＪとした場合には、オアゲー１□ １２ ａ 。
ＬＪとした場合には、オアゲー１□ １２ ａ 。
１２ｂによりメインボード内のＩ／Ｏポートへのコマン
ドＩＯＷ、ＩＯＲが有効になる。
ドＩＯＷ、ＩＯＲが有効になる。
次に、この装置の動作について第２図に基づいて説明す
る。
る。
電源が投入された場合には、まずチエツク対象のＩ／Ｏ
スロット６を特定するための変数１ （例えばＩ＝１．
２．３がそれぞれ１／Ｏスロット６ａ、６ｂ、６ｃに対
応する）を１にセットする（Ｓｌ）。
スロット６を特定するための変数１ （例えばＩ＝１．
２．３がそれぞれ１／Ｏスロット６ａ、６ｂ、６ｃに対
応する）を１にセットする（Ｓｌ）。
そして、変数Ｉで特定されるＩ／Ｏスロット６に対する
データの書き込み、読出しを行うために、コマンドイネ
ーブルレジスタ９に所定のデータを書き込む（Ｓ２）。
データの書き込み、読出しを行うために、コマンドイネ
ーブルレジスタ９に所定のデータを書き込む（Ｓ２）。
すなわち、ＣＰＵ５はデコーダ７からのチップセレクト
信号ｃｓがｒＬＪとなるデータをアドレスバスＡにセッ
トし、コントロールバスＣのＩＯＷを「Ｌ」とするとと
もに、ブタバスＤに所定の値をセットする。これによっ
て、１つのイネーブル信号のみかｒＬＪとなり、対応す
る１／Ｏスロツト６に対するコマンドのみが有効となる
。例えば、イネーブル信号ａのみをｒＬＪとする値ｒａ
、ｂ、ｃ、ｄＪ−ｒｏ１］ｉコをコマンドイネーブルレ
ジスタ９にセットすれば、ゲート回路／Ｏａのみか有効
となる。
信号ｃｓがｒＬＪとなるデータをアドレスバスＡにセッ
トし、コントロールバスＣのＩＯＷを「Ｌ」とするとと
もに、ブタバスＤに所定の値をセットする。これによっ
て、１つのイネーブル信号のみかｒＬＪとなり、対応す
る１／Ｏスロツト６に対するコマンドのみが有効となる
。例えば、イネーブル信号ａのみをｒＬＪとする値ｒａ
、ｂ、ｃ、ｄＪ−ｒｏ１］ｉコをコマンドイネーブルレ
ジスタ９にセットすれば、ゲート回路／Ｏａのみか有効
となる。
次に、Ｉ／Ｏアトルスとして初期値にセットする（Ｓ３
）。通常、Ｉｌｏのアドレス空間はＣＰＵ５において予
め定められている。このため、Ｉ／Ｏポートは必ずＩ／
Ｏアドレス空間のアドレスを有している。そこで、その
Ｉ／Ｏアトルス空間の始端にアドレスをセットする。
）。通常、Ｉｌｏのアドレス空間はＣＰＵ５において予
め定められている。このため、Ｉ／Ｏポートは必ずＩ／
Ｏアドレス空間のアドレスを有している。そこで、その
Ｉ／Ｏアトルス空間の始端にアドレスをセットする。
次に、セットされたアドレスに所定のデータ（ＦＦＨ以
外）を書き込む（Ｓ４）。そして、今データを書き込ん
だアドレスのデータを読出しくＳ４） 、このデータが
ＦＦＨか否かを判定する（Ｓ５）。
外）を書き込む（Ｓ４）。そして、今データを書き込ん
だアドレスのデータを読出しくＳ４） 、このデータが
ＦＦＨか否かを判定する（Ｓ５）。
ここで、Ｓ４でデータを書き込んだ際に、そのアドレス
にデータを記憶できるＩ／Ｏボートがなければ、データ
が書き込まれず、プルアップ手段Ｖｐの存在により、Ｓ
５の読出しデータはＦＦＨとなる。このため、データが
ＦＦＨでなければ、Ｓ４で書き込まれたデータが読み出
された訳であり、対応アドレスにＩ／Ｏポート等がある
ことがわかる。そこで、Ｉ／Ｏスロット６を特定するた
めの変数である■の値を記憶すると共に、そのアドレス
を記憶する（Ｓ７）。
にデータを記憶できるＩ／Ｏボートがなければ、データ
が書き込まれず、プルアップ手段Ｖｐの存在により、Ｓ
５の読出しデータはＦＦＨとなる。このため、データが
ＦＦＨでなければ、Ｓ４で書き込まれたデータが読み出
された訳であり、対応アドレスにＩ／Ｏポート等がある
ことがわかる。そこで、Ｉ／Ｏスロット６を特定するた
めの変数である■の値を記憶すると共に、そのアドレス
を記憶する（Ｓ７）。
一方、Ｓ６において、Ｙの場合には、該当アドレスには
Ｉ／Ｏポートがなかった訳であり、次のアドレスにデー
タの書き込み読出しを行うためアドレスを更新して（Ｓ
９） 、Ｓ４に戻る。
Ｉ／Ｏポートがなかった訳であり、次のアドレスにデー
タの書き込み読出しを行うためアドレスを更新して（Ｓ
９） 、Ｓ４に戻る。
このようにして、変数１−１で特定されたＩ／Ｏスロッ
ト６について、Ｉ／Ｏアドレス空間の全てのアドレスに
対して、データの書き込み読出しを繰り返す。
ト６について、Ｉ／Ｏアドレス空間の全てのアドレスに
対して、データの書き込み読出しを繰り返す。
そして、この書き込み及び読出しが終了したら、変数Ｉ
が最大値に達したか否かを判定しく５／Ｏ）、達してい
なかった場合には、次のＩ／Ｏスロット６に対するチエ
ツクを行うために変数Ｉに１を加算しく５ｌｌ）、Ｓ２
に戻る。本例では、Ｉ／Ｏスロット６ａ〜６ｃ及びメイ
ンボードの１／Ｏポートの合わせて４つのＩ／Ｏポート
についてのアドレスチエツクを行う。このため、変数Ｉ
の最大値は４にセットされている。
が最大値に達したか否かを判定しく５／Ｏ）、達してい
なかった場合には、次のＩ／Ｏスロット６に対するチエ
ツクを行うために変数Ｉに１を加算しく５ｌｌ）、Ｓ２
に戻る。本例では、Ｉ／Ｏスロット６ａ〜６ｃ及びメイ
ンボードの１／Ｏポートの合わせて４つのＩ／Ｏポート
についてのアドレスチエツクを行う。このため、変数Ｉ
の最大値は４にセットされている。
一方、変数Ｉが最大値に達し、各１／Ｏスロツトに対す
るアドレスのチエツクが終了した場合には、記憶したア
ドレス同士の比較を行い（Ｓ１２）、一致したもの（ア
ドレスが重複したもの）があるか否かを判定する（８１
３）。
るアドレスのチエツクが終了した場合には、記憶したア
ドレス同士の比較を行い（Ｓ１２）、一致したもの（ア
ドレスが重複したもの）があるか否かを判定する（８１
３）。
一致したものがあったということは、アドレスが重複し
ていることを意味しており、そのまま使用することはで
きない。そこで、デイスプレィに表示するなどの手段に
よって、これについての警告を行う（Ｓ１４）。この際
、一致したアドレスに対応する変数Ｉより、どのＩ／Ｏ
スロット６のアドレスが重複しているか、アドレスは何
になっているか等の情報も表示するとよい。
ていることを意味しており、そのまま使用することはで
きない。そこで、デイスプレィに表示するなどの手段に
よって、これについての警告を行う（Ｓ１４）。この際
、一致したアドレスに対応する変数Ｉより、どのＩ／Ｏ
スロット６のアドレスが重複しているか、アドレスは何
になっているか等の情報も表示するとよい。
このようにして、本実施例においては、電源投入時に、
複数あるＩ／Ｏスロット６におけるＩ／Ｏポートのアド
レスをチエツクすることができる。
複数あるＩ／Ｏスロット６におけるＩ／Ｏポートのアド
レスをチエツクすることができる。
従って、アドレスの重複割り付けを容易に捜し出すこと
ができ、アドレスが重複して割り付けられた状態でコン
ピュータが使用されることを防止することができる。
ができ、アドレスが重複して割り付けられた状態でコン
ピュータが使用されることを防止することができる。
なお、本実施例においては、電源投入時に自動的にＩ／
Ｏスロット６における使用アドレスのチエツクを行った
が、キーボード等からの指令を受けた時にこの処理を行
うようにしてもよい。
Ｏスロット６における使用アドレスのチエツクを行った
が、キーボード等からの指令を受けた時にこの処理を行
うようにしてもよい。
更に、上述の例では、Ｉ／Ｏスロット６にＩ／Ｏポート
を有する追加ボードを使用するものについて説明したが
、増設メモリボードを追加する場合にも同様の処理を適
用することができる。この場合には、プログラムメモリ
を除くメモリアドレス空間の初期値をステップＳ３でセ
ットし、その最終値をステップ８て判定するようにすれ
ば良い。
を有する追加ボードを使用するものについて説明したが
、増設メモリボードを追加する場合にも同様の処理を適
用することができる。この場合には、プログラムメモリ
を除くメモリアドレス空間の初期値をステップＳ３でセ
ットし、その最終値をステップ８て判定するようにすれ
ば良い。
ただし、Ｉ／Ｏアドレス空間はＩ／Ｏポート等のための
ものであるため、比較的小さいが、メモリ用のアドレス
空間はその容量分たけ必要であり、非常に大きい。この
ため、増設メモリのアドレス設定の可能性のあるアドレ
ス空間すべてについて上述のチエツクを行うと処理時間
が非常に長くなってしまう。そこで、増設メモリボード
についての処理の場合には、上述の第２図の８９におい
て４におきにアドレスを更新するなどして、処理を簡略
化するとよい。
ものであるため、比較的小さいが、メモリ用のアドレス
空間はその容量分たけ必要であり、非常に大きい。この
ため、増設メモリのアドレス設定の可能性のあるアドレ
ス空間すべてについて上述のチエツクを行うと処理時間
が非常に長くなってしまう。そこで、増設メモリボード
についての処理の場合には、上述の第２図の８９におい
て４におきにアドレスを更新するなどして、処理を簡略
化するとよい。
［発明の効果］
以上説明したように、本発明によれば、複数の１／Ｏス
ロツトを有するデータ処理装置において、同一のアドレ
スが割り付けられた追加ボードを重複してセットした場
合に、これをチエツクすることができ、アドレスの割り
付はミスを容易に発見することができる。
ロツトを有するデータ処理装置において、同一のアドレ
スが割り付けられた追加ボードを重複してセットした場
合に、これをチエツクすることができ、アドレスの割り
付はミスを容易に発見することができる。
第１図は本発明に係るデータ処理装置の全体構成を示す
ブロック図、 第２図は重複アドレスのチエツクを行う手順を示すフロ
ーチャー１・、 第３図は追加ボードの一例の要部構成を示すブロック図
である。 ５ ・・・ ＣＰＵ ６ａ〜６ｃ ・・・ Ｉ／Ｏスロット ９ ・・・ コマンドイネーブルレジスタ］Ｏ・・ ゲ
ート回路
ブロック図、 第２図は重複アドレスのチエツクを行う手順を示すフロ
ーチャー１・、 第３図は追加ボードの一例の要部構成を示すブロック図
である。 ５ ・・・ ＣＰＵ ６ａ〜６ｃ ・・・ Ｉ／Ｏスロット ９ ・・・ コマンドイネーブルレジスタ］Ｏ・・ ゲ
ート回路
Claims (1)
- 【特許請求の範囲】 アドレスバス、コントロールバス、データバスがそれぞ
れ接続されるとともに、データの書き込み読出しが可能
である追加ボードが挿入接続できる複数のＩ／Ｏスロッ
トと、 少なくともＩ／Ｏスロットの数だけ記憶内容を変更する
ことができ、Ｉ／Ｏスロットを選択するためのイネーブ
ル信号を出力するコマンドイネーブルレジスタと、 このコマンドイネーブルレジスタからのイネーブル信号
を受け、コントロールバスをゲートしてイネーブル信号
によって選択されたＩ／Ｏスロットへの書き込み、読出
しを許可するゲート回路と、を具備したことを特徴とす
るデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17184490A JPH0460856A (ja) | 1990-06-29 | 1990-06-29 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17184490A JPH0460856A (ja) | 1990-06-29 | 1990-06-29 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0460856A true JPH0460856A (ja) | 1992-02-26 |
Family
ID=15930819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17184490A Pending JPH0460856A (ja) | 1990-06-29 | 1990-06-29 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0460856A (ja) |
-
1990
- 1990-06-29 JP JP17184490A patent/JPH0460856A/ja active Pending
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