JPH01267752A - マイクロコンピュータシステム - Google Patents

マイクロコンピュータシステム

Info

Publication number
JPH01267752A
JPH01267752A JP1051840A JP5184089A JPH01267752A JP H01267752 A JPH01267752 A JP H01267752A JP 1051840 A JP1051840 A JP 1051840A JP 5184089 A JP5184089 A JP 5184089A JP H01267752 A JPH01267752 A JP H01267752A
Authority
JP
Japan
Prior art keywords
memory
digital
cpu
board
bytes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1051840A
Other languages
English (en)
Other versions
JP2717693B2 (ja
Inventor
Todd Lynch
トッド・リンチ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sun Microsystems Inc
Original Assignee
Sun Microsystems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sun Microsystems Inc filed Critical Sun Microsystems Inc
Publication of JPH01267752A publication Critical patent/JPH01267752A/ja
Application granted granted Critical
Publication of JP2717693B2 publication Critical patent/JP2717693B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータメモリシステムに関し、
特にメモリ寸法を自動的に決定できるシステムに関する
。
〔従来の技術〕
現在のマイクロコンピュータシステムは通常、内部メモ
リを拡大する設備を有している。たとえば、メモリボー
ドを挿入できるマイクロコンピュータのシャーシ内に「
拡大スロット」を有しているのが通常である。このよう
なメモリボードは通常、半導体メモリチップのアレイで
占められているプリント回路カードである。マイクロコ
ンピュータの中央処理装置（ＣＰＵ）がこのような拡張
可能メモリ内でデータを記憶、検索するためには、ＣＰ
Ｕは利用可能なメモリの全寸法を知る必要がある。ま几
、全体のメモリスペースはアドレス指定のあいまいさが
ないように形成しなければ々らない。
〔発明が解決しようとする課題〕
拡張可能メモリを備えたたいていのマイクロコンピュー
タシステムにおいて、コンピュータ内部の一組のスイッ
チは、メモリモジュールが挿入または除去された場合は
いつでもメモリ寸法を示すように設定されなければなら
ない。当業者でもメモリ寸法を変更するときスイッチを
設定し忘れたり、このようなスイッチを間違った位置に
配置することはめずらしいことではない。いずれの場合
も、ＣＰＵはメモリ寸法に関して間違った情報を受け、
結局コンピュータはメモリを正確にアドレス指定できか
くなってしまう。別の問題は、顧客がメモリカードを設
置でき、スイッチを不正確に設定したりして、特別のメ
モリ容量の利点を受けられないことがあるということで
ある。
他のシステムでは、ＣＰＵはメモリモジュールの存在を
検知する。これは通常、一定のメモリオプションが設置
されているかどうかを判別することに限定される。この
ようなシステムは、いくつかのスロットの任意のものに
挿入できる任意寸法のメモリモジュールを収容できない
。
〔課題を解決するための手段〕
以下に説明するように、本発明は、いくつかの拡張スロ
ットの任意のいくつかに種々の記憶容量のメモリモジュ
ールを挿入できる完全に自動形成されるメモリを提供す
る。ＣＰＵとメモリモジュールの間で移動した信号はメ
モリモジュールに正シい出発アドレスを知らせる。
本発明は、中央処理装置１ｌ（ＣＰＵ）を有し、また拡
張メモリスロットを備え次シャシを有するコンピュータ
システム用の自己形成メモリを提供する。
メモリは、ＣＰＵに物理的に関連したメモリと、シャシ
の拡張スロットに選択的に挿入可能な複数個の拡張メモ
リボード上にある付加的メモリに分配される。ＣＰＵメ
モリおよび拡張メモリは各々、種々の独立した形状を有
している。ＣＰＵは、ＣＰＵメモリで始まり、連続し念
拡張メモリボード（システム内に設置されている場合）
のメモリ空間を介して連続する単一の連続メモリ空間が
存在するかのように動作する。
〔作　用〕
ＣＰＵメモリおよび拡張メモリボードは各メモリの寸法
を表わす信号を提供する。各拡張メモリボード上の論理
回路はＣＰＵメモリの寸法を表わす信号および当該特定
の拡張メモリボード上に設置されたメモリの寸法を表わ
す信号を受信する。次に、各ボード上の論理回路は、Ｃ
ＰＵメモリ、そのＣＰＵメモリと当該拡張メモリの間に
ある全ての拡張メモリ、およびそのボード上にあるメそ
りからなるメモリ全体を計算する。この値はデージ−チ
ェーン（ｄａｉｓｙ　−ｃｈａｉｎ）態様で隣接した拡
張メモリボードに移される。
各拡張メモリボード上の論理回路はまた、ボード上にあ
る物理的メモリスペースに対応するアドレスの範囲を決
定する。その範囲内にあるアドレスがＣＰＵによってア
クセスされるとき、論理回路はＣＰＵに戻される確認信
号を発生する。ＣＰＵは、拡張メモリの増分間の境界に
対応するメモリ位置を連続的にアドレス指定しようとす
ることによってコンピュータシステム内に設置された利
用可能なメモリスペース全体を決定できる。ＣＰＵが確
認信号を受信しそこね、アドレスがシステムの任意ボー
ドにある物理的メモリスペースに対応しないことを示す
場合は、アドレス指定範囲の上限として次の下位アドレ
スを保持する。
〔実施例〕
マイクロコンピュータに特に利用される自己形成メモリ
システムを説明する。以下の説明において、説明の便宜
上、限定する訳ではないが、本発明の完全な理解が得ら
れるように特定の番号９寸法、材料などが用いられる。
しかし、本発明はこれらの特定の詳細な点の説明が危く
とも実施できることは当業者には明らかであろう。
第１図は、プロセッサ１０およびメモリボード１２．１
１含ｔＦマイクロコンピユータシステムを示す。本発明
は２つの拡張メモリボードについて説明するけれども、
本発明によるコンピュータシステムは、次に説明する制
御信号のビットの数を適当に増大することによって任意
の多数の拡張メモリを含むことができることが理解され
るべきである。
プロセッサ１０は内部メモリ１Ｂを有する中央処理装置
１６を含む、ＣＰＵメそり１０はプロセッサ１０の処理
タスクの多くのものに対して十分な寸法を有している。
しかし、一定の処理タスクは、拡張メモリボード１２，
１４によって与えられるような付加的メモリを必要とす
るかもしれない。
各メモリボード１２，１４はメモリ２０およびデコード
論理２２を有する。
上記実施例において、メモｌ／　２０は周知のダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）チップのプレ
イを含む。このようなプレイは全部か半分チップで占め
ることができ、１メガビツト、４メガビツトチツプいず
れかを用いることができる。
メモリ２０は１メガビツトチツプで完全に占められると
き１６メガバイトの記憶容量をもつように構成される。
その場合、メモリ２０は１メガピントチツプで半分占め
られるときは８メガバイトの記憶容量をもち、４メガビ
ツトチツプを用いるときは３２または６４メガバイトの
記憶容量をもつことになることは明らかである。
ＣＰＵメモリ１８は半占有メモリ２０と構成が同じでお
る。従って、１メガビツトチツプが用いられるか４メガ
ビツトチツプが用いられるかに応じて８メガバイトまた
は３２メガバイトの８ｅ憶容量をもつことになる。
ＣＰＵ１６は、則メモリ１Ｂで始まり、メモリボード１
２，１４（存在する場合〕のメモリスペースを介して連
続する単一の連続し九メモリスペースが存在するかのよ
うに動作する。最下位アドレスはＣＰＵメモリ１８のメ
モリ位置に対応する。
ＣＰＵメモリ１８の容量を越えるアドレスはメモリボー
ド１２のメモリ２０のメモリ位置に対応する。
ＣＰＵメモリ１８およびメモリボード１２の結合容量を
越えるアドレスはメモリボード１４のメモリ２０のメモ
リ位置に対応する。以下に説明するように、ＣＰＵＩ　
８は、用いられるアドレスの範囲を制限するために、コ
ンピュータシステム全体で利用可能なメモリスペースの
全体量を決定する。
各メモリボード１２，１４上のデコード論理２２は、メ
モリ２０の記憶量および下位アドレスを有するメモリ量
、すなわちメモリボード１２の場合のＣＰＵメモリ１８
の記憶量およびメモリボード１４の場合のＣＰＵメモリ
１８とメモリボード１２の結合記憶量を特定する入力に
基づいて対応メモリ２０内のアドレス指定範囲を決定す
る。
メモリボード１２はライン２４上でＣＰＵ１６からの入
力信号ＳＡ／ＩＮを受信する。−本のライン２４しか第
１図には図示されていないけれども、複数個のディジタ
ルピットからなるデ・イジタル情報の相互接続を与える
際の技術において習慣的なように、実際には複数本の並
列の信号線からなることが理解されるべきである。本実
施例において、信号ＳＡ／ＩＮは３個のディジタルビッ
トからなる。
従って、ライン２４は３個の並列の導電体からなる。同
様にして、本明細書を通じて信号「ライン」に言及する
ときには常に、このラインは、その本数がライン上で伝
達されるピントの数によって決定される複数個の並列の
導電体を含んでもよいことが理解されるべきである。
信号ＳＡ／ＩＮは、メモリボード１２に下位アドレスを
有するメモリ量を表わす信号を与える。第１図に示され
るように、メモリボード１２はプロセッサ１０に隣接し
ている。従って、このようなメモリだけがＣＰＵメモリ
１８である。上述したように、８メガバイト、３２メガ
バイトいずれかの容量をＣＰＵメモリ１８は有すること
ができる。しかし、ＣＰＵメモリ１Ｂの寸法に関係な（
、ＣＰＵ１６はＳＡ／ＩＮの全てのピットが論理１とな
るような出力をライン２４に与える。このＳＡ／ＩＮの
状態は、メモリボード１２のデコード論理２２に、その
メモリアドレスがＣＰＵメモリ１Ｂのアドレスであるボ
ードであることを示す。
ＣＰＵ１６はまたライン２８に出力ＣＰＵ　５ＩＺＥを
与える。この出力は拡張メモリボードにＣＰＵメモリ１
８のメモリ量を示すように用いられる。上述したように
、本実施例のＣＰＵメモリ１８は８メガバイトでも３２
メガバイトでもよい。従って、信号ＣＰＵ　５ＩＺＥは
コアメモリ１８の２つの可能性のある構成を単一ピット
を含むだけでよい。論理回路設計の周知の技術を用いて
、メモリボード１２のデコード論理２２は入力信号Ｓ　
Ａ／　Ｉ　ＮおよびＣＰＵ　５ＩＺＥによって与えられ
た情報を結合してメモリボード１２のメモリの第１メモ
リ位置のアドレスを決定する。
第４図に示されるように、デコード論理２２はまた、メ
モリ２０の容量を示す入力ＭＥＭ　５ＩＺＥを受信する
。上述し次ように、メモＩ７２０は８゜１６．３２．６
４　　メガバイトのいずれでもよい。従って、信号ＭＥ
Ｍ　５ＩＳＥはメモリ２０の４つの可能性ある構成を表
わすのに２ビツトを含むだけでよい。熱論、メモリ２０
０寸法はメモリボードの製造の時点で知られている。メ
モリボードの製造中に、ジャンパを設置してＭＥＭ　５
ＩＺＥ入力の適当な２ビツトコードをデコード論理に与
える。上述し友メモリ２０の第１メモリ位置のアドレス
、およびそれ自身のボード上のメモリ量を知って、メモ
リボード１２のデコード論理２２は隣接した拡張メモリ
ボード１４に対する適当な出発アドレスを決定する。こ
のコードはライン２６上の信号５Ａ１０ＵＴ　　によっ
て与えられる。
説明の便宜上、第２図は、拡張メモリボードを２個まで
収容できる実施例における第１メモリボード（すなわち
ボード１２）の信号５Ａ１０ＵＴ　　と関連し九各可能
性あるディジタル語を表形式で表わす。前述したように
、上記実施例のＣＰＵメモリ１８は２つの異なった寸法
のいずれを有していてもよい。ＣＰＵメモリ１日の寸法
はＸで表わすものとする。これもまた前述したように、
メモリボード１２のメモリ２０は４つの異なつ友寸法の
うちのいずれを有していてもよい。メモリボード１２の
メモリ２０の寸法はＹｌで表わすものとする。
従って、メモリボード１４の前（すなわちそれより下位
のアドレスを有する）にはメモリ寸法Ｘ＋Ｙ１の８個の
組合せが存することになる。たとえば、メモリボード１
２のデコード論理２２が、ＣＰＵメモリ１８が８メガバ
イトであることを示すＣＰＵ　５ＩＺＥ入力およびボー
ド１２のメモリ２０が８メガバイトであることを示すＭ
ＥＭ　５ＩＺＥ入力を受信する場合、ボード１２の信号
５Ａ１０ＵＴの３ピントが全て論理ゼロに設定される。
こうして、メモリボード１４のデコード論理２２はその
前に１６メガバイトの全体メモリ容量が存在することが
知らせられる。
拡張メモリボード１４のデコード論理２２はライン２６
上の入力ＳＡ／ＩＮとしてメモリボード１２のデコード
論理２２から信号５Ａ１０ＵＴを受信する。
メモリボード１２に関連して前述し九のと同様の態様で
、メモリボード１４のデコード論理２２は入力ＳＡ／Ｉ
Ｎとメモリボード１４に設置されたメモリ２００寸法を
示す信号ＭＥＭ　５ＩＺＥ　を結合する。メモリボード
１４のメモリ２０の寸法はＹ２で表わすものとする。従
って、メモリボード１４のデコード論理２２はアドレス
空間Ｙ、に対応するアドレスの範囲を増出す。メモリボ
ード１４のデコード論理２２はま九、ＣＰＵメモリ１８
およびメモリボード１２，１４内で利用できるメモリ全
体を表わす量Ｘ＋Ｙ　１＋ｙ　、を取出す。２個を越え
る拡張メモリスロットを有する実施例では、この値のデ
ィジタルコード表現が隣接した拡張メモリボード（図示
せず）に与えられる。
メモリボード１２がシステム中に設置されないとすれば
、ライン２６は開回路となるだろう。この結果を避ける
ために、デコード論理２２はＳＡ／ＩＮ入力の全てのビ
ット上にプルアンプ抵抗４０を含む。プルアップ抵抗４
０によって、第１図のライン２６のような入力を与える
ラインが開回路である場合、入力ＳＡ／ＩＮの全てのビ
ットが論理１として現われるようになる。この場合、第
２図に示されるように、メモリボード１４のデコード論
理２２はその前にあるメモリはＣＰＵメモリ１８だけで
あることが知らされる。このようにして、メモリボード
はプロセッサ１０に隣接し次スロットに限定されないで
任意の利用可能なスロットに挿入できる。しかし、２個
を越える利用可能スロットを有するシステムにおいては
、２個以上の拡張メモリボードが用いられる場合、この
ようなボードは連続し次スロット内に配置しなければな
らない。そうでないと、ボード間に空のスロットが存在
すると、前に９のスロットが存在するボードは全て第１
のメモリボードのように見えることがある。
これまで説明し友ように、各拡張メモリボードのデコー
ド論理２２は当該ボード上に存在する物理メモリ空間に
対応するアドレスの範囲を決定できる。第４図に示すよ
うに、デコード論理２２はまた、ＣＰＵ１６がメモリ位
置をアクセスするときはいつでも、ライン４２上の入力
として最上位アドレスビットを受ける。上記実施例にお
ける拡張メモリの最小増分Ｆｉ８メガバイト（２バイト
）であるから、２３個最下位アドレスビットは拡張メモ
リのどの増分がアドレス指定されているかを決定するに
は無関係である。従って、最上位アドレスビットだけが
デコード論理２２への入力として要求される。しかし、
２３個の最下位ビットのうちのいくつかを次に説明する
メモリサブアレイを特定するためにデコード論理２２に
与えてもよい。
入力４２のアドレスビットがメモリ２０内のアドレスの
範囲内のアドレスに対応する場合はいつでも、デコード
論理２２はライン４４上の出力ＭＥＭ　ＡＣＫを論理ゼ
ロに設定し、そうでない場合はＭＥＭ　ＡＣＫは論理１
に設定される。出力信号ＭＥＭ　ＡＣＫの真理値表は第
３図に示されている。
ここで、信号ＭＥＭ　ＡＣＫの上記極性は便宜上のもの
で、反対極性も当業者は設計事項として用いてもよい。
各拡張メモリボードのＭＥＭ　ＡＣＫ出力はＣＰＵＩへ
の入力ライ／３０に接続される。出力信号ＭＥＭＡＣ’
Ｋに対するデコード論理２２の出力回路（図示せず）は
周知のように、任意の１出カライン４４が論理ゼロに設
定され友場合、ライン３０もま念論理ゼロを表わし、ラ
イン３０は全ての出力ライン４０が論理１に設定された
場合にのみ論理１を表わすように構成される。従って、
拡張メモリボードの任意の１つの物理アドレス空間内に
あるメモリ位置をＣＰＵ１Ｂがアクセスするときはいつ
でも、ライン３０は論理ゼロとして受信される。
利用可能なメモリ空間全体したがって利用可能なアドレ
スの最大範囲を決定するために、ＣＰＵＩ　６は初期設
定ルーチンを実行する。このルーチンでは、　ＣＰＵ１
６は、拡張メモリの増分、すなわち上記実施例における
８メガバイトに対応するメモリ境界をアドレス指定しよ
うとする。各境界アドレスが発生するとき、信号ＭＥＭ
　ＡＣＫがテストされる。ＭＥＭ　ＡＣＫが論理ゼロの
場合、次の境界アドレスが発生する。ＭＥＭ　ＡＣＫが
論理ゼロと判別されたとき、ＣＰＵ１６は発生したアド
レスが利用可能なメモリ空間を越えていることを認め、
その結果最大アドレス範囲の値を記憶する。上述したス
テップを実行するようにコンピュータプログラムを書く
ことはコンピュータプログラマ当業者なら容易に可能で
ある。
前述し九ように、ＣＰＵ１６は、拡張メモリ１２゜１４
の一方または両方が設置されているか両方とも設置され
ていないかに関係なく利用可能カメモリの量を決定でき
る。また、ＣＰＵＩ　６は、ＣＰＵメモリ１８およびメ
モリ２０の構成のどんな組合せに対しても利用可能なメ
モリの量を決定できる。
メモリ２０内のデータの記憶、検索はだいたいにおいて
従来の態様で実施される。第４図に示されるように、メ
モリ２０はプロセッサからデータを受け、またデータを
データバス５６上でプロセッサ１０に与える。メモリア
ドレスはプロセッサ１０からアドレスバッファ４６によ
ってライン４８上で受ける。そのアドレスはライントラ
イバ５０に与えられ、さらにメモリ２０に与えられる。
プロセッサ１０はライン５２．５４上にそれぞれ行アド
レスストローブ（ＲＡＳ）信号、列アドレスストローブ
（ＣＡＳ）信号を与える。メモリアクセスを制御するこ
れらの信号を用いることは技術的に周知である。ＲＡＳ
　信号はメモリ２０に直接印加されるが、ＣＡＳ信号は
デコード論理２２に印加される。本実施例では、メモリ
２０は４個のメモリサブアレイに区分される。前述のよ
うに、デコード論理２２は一定の最上位アドレスピット
を処理して出力ＭＥＭ　ＡＣＫを発生する。メモリ２０
内にある物理メモリ空間にアドレスが対応することをデ
コード論理２２が判別する場合、ライン５４上のＣＡＳ
信号の受信に同期して信号ＣＡＳ１　、ＣＡＳ２　。
ＣＡＳ３　、　ＣＡＳ４の１つをメモリ２０に印加する
。デコード論理２２は４個のサブアレイのうちどれがア
ドレス指定されているかを基礎として適当なＣＡＳ信号
を発生する。
上記発明は、開示内容の精神または主危る特色から離れ
ることなしに、他の特定形式で具体化できる。従って、
本発明は特許請求の範囲は別として上述した詳細事項に
よって制限されるものではないことが理解されるべきで
ある。
【図面の簡単な説明】
第１図は本発明を組込んだマイクロコンピュータシステ
ムのブロック図、第２図は本発明のメモリボードによっ
て利用される出発アドレス信号の表ぐ第３図は本発明の
メモリボードによって与えられるメモリ確認信号を定義
する表、第４図は本発明のメモリボードのブロック図で
ある。 １０・・・・プロセッサ、１２．１４・・・・メモリボ
ード、１６・・・・ＣＰＵ、１８・・・・内部メモリ、
２０・・・・メモリ、２２・・・・デコード論理。 特許出願人　　　サン・マイクロシステムズ・インコー
ポレーテンド

Claims (3)

    【特許請求の範囲】
  1. （１）データがディジタルバイトで表現され、各ディジ
    タルバイトは複数個のディジタルビットからなり、前記
    データは前記ディジタルバイトの記憶のために連続的に
    アドレス指定可能な位置を有する隣接して整列されたメ
    モリ空間に記憶され、中央処理装置（ＣＰＵ）およびデ
    ィジタル回路モジュール受容用の複数個の場所を有する
    シヤシーを含むコンピュータシステムにおいて、 所定の数Ｘのディジタルバイトを記憶するＣＰＵメモリ
    、 Ｘの値を表わす第１のディジタル信号を与えるための前
    記ＣＰＵメモリと結合した第１の出力手段、前記場所に
    選択的に挿入可能な複数ｍ個の拡張メモリボードにして
    各々が、 ディジタルバイトの所定数Ｙ＿ｉ（ｉ＝１〜ｍ）を記憶
    するメモリ、 Ｙ＿１の値を表わす第２のディジタル信号を与えるジャ
    ンパ手段、 前記第１のディジタル信号を受信する第１の入力手段、
    および 第ｎのメモリボードにおいて、それの最下位アドレスよ
    り下位のアドレスを有するメモリのディジタルバイトの
    総計Ｘ＋Ｙ＿１＋Ｙ＿２＋・・・＋Ｙ＿ｎ＿−＿１を表
    わす第３のディジタル信号を受信する第２の入力手段を
    し、さらに、 前記第２ディジタル信号を前記第１、第３ディジタル信
    号のうちの一方に結合して前記第ｎメモリボードにおい
    てメモリの総計Ｘ＋Ｙ＿１＋Ｙ＿２＋・・・・＋Ｙ＿ｎ
    ＿−＿１＋Ｙ＿ｎのディジタルバイトを表わし隣接した
    第（ｎ＋１）拡張メモリボードの前記第２入力手段に与
    えられる第４の信号を発生するデコード論理手段を含む
    前記ｍ個の拡張メモリボードからなり、 それによつて前記ｍ個の拡張メモリの各々の前記第４の
    ディジタル信号が前記コンピュータシステムにおいて累
    積的総数バイトのメモリを表わす、自己形成拡張可能メ
    モリ。
  2. （２）データがディジタルバイトで表現され、各ディジ
    タルバイトは複数個のディジタルビットからなり、前記
    データは前記ディジタルバイトの記憶のために連続的に
    アドレス指定可能な位置を有する隣接して整列されたメ
    モリ空間に記憶され、中央処理装置（ＣＰＵ）およびデ
    ィジタル回路モジュール受容用の少なくとも２個の場所
    を有するシヤシを含むコンピュータシステムにおいて、 所定の数Ｘのディジタルバイトを記憶するＣＰＵメモリ
    、 Ｘの値を表わす第１のディジタル信号を与えるための前
    記ＣＰＵメモリと結合した第１の出力手段、前記場所の
    うち第１の場所に挿入可能な第１の拡張メモリボードに
    して、 所定の数Ｙ＿１のディジタルバイトを記憶する第１のボ
    ードメモリ、 Ｙ＿１の値を表わす第２のディジタル信号を与える第１
    のジャンパ手段、 前記第１のディジタル信号を受信する第１の入力手段、
    および 前記第１、第２のディジタル信号を結合して合計数Ｘ＋
    Ｙ＿１のディジタルバイトのメモリを表わす第３のディ
    ジタル信号を発生する第１のデコード論理手段 を含む前記第１の拡張メモリボード、ならびに前記場所
    のうち第２の場所に挿入可能な第２の拡張メモリボード
    にして、 所定の数Ｙ＿２のディジタルバイトを記憶する第１のボ
    ードメモリ、 Ｙ＿２の値を表わす第４のディジタル信号を与える第２
    のジャンパ手段、 前記第３のディジタル信号を受信する第２の入力手段お
    よび 前記第３、第４のディジタル信号を結合して合計数Ｘ＋
    Ｙ＿１＋Ｙ＿２のディジタルバイトのメモリを表ゎす第
    ５のディジタル信号を発生する第２のデコード論理手段
    を含む前記第２拡張メモリボードからなる自己形成拡張
    可能メモリ。
  3. （３）データがディジタルバイトで表現され、各ディジ
    タルバイトは複数個のディジタルビットからなり、前記
    データは前記ディジタルバイトの記憶のために連続的に
    アドレス指定可能な位置を有する隣接して整列されたメ
    モリ空間に記憶され、中央処理装置（ＣＰＵ）、 所定の数Ｘのディジタルバイトを記憶するＣＰＵメモリ
    、 ディジタル回路モジュール受容用の複数個の場所を有す
    るシヤシー、 前記場所に選択的に挿入可能で、各々が所定数Ｙ＿ｉ（
    ｉ＝１〜ｍ）のディジタルバイトを記憶するメモリを有
    する複数ｍ個の拡張可能メモリボードを含むコンピュー
    タシステムにおいて、 イ）Ｘの値を表わす第１のディジタル信号を前記ＣＰＵ
    において発生する段階、 ロ）第ｎ拡張メモリボード上で前記第１のディジタル信
    号を受信する段階、 ハ）Ｙ＿１の値を表わす第２のディジタル信号を前記拡
    張メモリボードの各々の内部に発生する段階、 ニ）前記第ｎ拡張メモリボードの最下位アドレスより下
    位のアドレスを有する合計数Ｘ＋Ｙ＿１＋Ｙ＿２＋・・
    ・＋Ｙ＿ｎ＿−＿１のディジタルバイトのメモリを表わ
    す第３のディジタル信号を発生する段階、 ホ）前記第ｎ拡張メモリボード上で前記第３のディジタ
    ル信号を受信する段階、 ヘ）前記第２のディジタル信号を前記第１、第３のディ
    ジタル信号の一方と結合して前記第ｎ拡張メモリボード
    において合計数Ｘ＋Ｙ＿１＋Ｙ＿２＋・・・＋Ｙ＿ｎ＿
    −＿１＋Ｙ＿ｎのディジタルバイトのメモリを表わし、
    隣接した第（ｎ＋１）拡張メモリボードの前記第２入力
    手段に与えられる第４のディジタル信号を発生する段階
    、 ト）前記第ｎ拡張メモリボードにおいて、前記所定数Ｙ
    ＿ｎのディジタルバイトに対応するアドレスの範囲を計
    算する段階、 チ）前記ＣＰＵから前記拡張メモリボードの各々の前記
    第３の入力手段に一連の段々と高位となるアドレスを送
    る段階、 リ）前記第ｎ拡張メモリボードにおいて、前記一連の段
    々と高位となるアドレスがＹ＿ｎに対応する前記アドレ
    スの範囲内にあるかどうかを示す第５のディジタル信号
    を発生する段階、ヌ）前記拡張メモリボードの各々の前
    記第５のディジタル信号をテストして前記一連の段々と
    高位となるアドレスのうちの１つのアドレスがいつＹ＿
    １に対応するかアドレスの前記範囲のいずれにもなくな
    るかを判別する段階 を含む、前記コンピュータシステム内のメモリ空間全体
    を決定する方法であつて、それによつて前記メモリ空間
    全体が、Ｙ＿ｉに対応するアドレスの前記範囲の１つ内
    にある前記一連の段々と高位となるアドレスの最後のア
    ドレスによつて決定される、前記方法。
JP1051840A 1988-03-04 1989-03-03 マイクロコンピュータシステム Expired - Fee Related JP2717693B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/164,092 US4951248A (en) 1988-03-04 1988-03-04 Self configuring memory system
US164.092 1988-03-04

Publications (2)

Publication Number Publication Date
JPH01267752A true JPH01267752A (ja) 1989-10-25
JP2717693B2 JP2717693B2 (ja) 1998-02-18

Family

ID=22592943

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1051840A Expired - Fee Related JP2717693B2 (ja) 1988-03-04 1989-03-03 マイクロコンピュータシステム

Country Status (9)

Country Link
US (1) US4951248A (ja)
JP (1) JP2717693B2 (ja)
KR (1) KR920010974B1 (ja)
AU (1) AU622119B2 (ja)
CA (1) CA1323114C (ja)
DE (1) DE3906497A1 (ja)
FR (1) FR2628234B1 (ja)
GB (1) GB2215497B (ja)
HK (1) HK95393A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05210576A (ja) * 1992-01-21 1993-08-20 Nec Corp 記憶装置とそのアドレスの設定方法

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148389A (en) * 1988-04-05 1992-09-15 Convergent Technologies, Inc. Modular expansion bus configuration
US5257387A (en) * 1988-09-09 1993-10-26 Compaq Computer Corporation Computer implemented method and apparatus for dynamic and automatic configuration of a computer system and circuit boards including computer resource allocation conflict resolution
GB2226667B (en) * 1988-12-30 1993-03-24 Intel Corp Self-identification of memory
GB2226666B (en) * 1988-12-30 1993-07-07 Intel Corp Request/response protocol
JPH02287646A (ja) * 1989-04-27 1990-11-27 Toshiba Corp メモリ拡張方式
KR910008413B1 (ko) * 1989-07-21 1991-10-15 삼성전자 주식회사 메모리 용량 확장장치
US5237672A (en) * 1989-07-28 1993-08-17 Texas Instruments Incorporated Dynamically adaptable memory controller for various size memories
JP3024767B2 (ja) * 1989-08-29 2000-03-21 株式会社日立製作所 アドレス供給システム
EP0419869A3 (en) * 1989-09-29 1992-06-03 Kabushiki Kaisha Toshiba Personal computer for accessing two types of extended memories having different memory capacities
EP0428021B1 (en) * 1989-11-03 1998-09-02 Compaq Computer Corporation Method for data distribution in a disk array
US5271098A (en) * 1989-11-07 1993-12-14 Chips And Technologies, Inc. Method and apparatus for use of expanded memory system (EMS) to access cartridge memory
US5012408A (en) * 1990-03-15 1991-04-30 Digital Equipment Corporation Memory array addressing system for computer systems with multiple memory arrays
US5325497A (en) * 1990-03-29 1994-06-28 Micro Technology, Inc. Method and apparatus for assigning signatures to identify members of a set of mass of storage devices
JPH03282648A (ja) * 1990-03-29 1991-12-12 Sharp Corp メモリ制御装置
JP2997005B2 (ja) * 1990-04-12 2000-01-11 キヤノン株式会社 出力装置
US5175833A (en) * 1990-06-07 1992-12-29 Intel Corporation Apparatus for determining relative position of a cache memory in a cache memory array
JPH05108484A (ja) * 1990-06-07 1993-04-30 Intel Corp キヤツシユメモリ
US5249277A (en) * 1990-08-08 1993-09-28 Compuadd Corporation Optimized performance memory method and system
DE69131958T2 (de) * 1990-09-17 2000-10-12 Samsung Semiconductor Inc Verfahren zum Konfigurieren eines Speichersystems
EP0551387A1 (en) * 1990-09-25 1993-07-21 Digital Equipment Corporation Apparatus and methods for distributed address decoding and memory configuration
US5522064A (en) * 1990-10-01 1996-05-28 International Business Machines Corporation Data processing apparatus for dynamically setting timings in a dynamic memory system
US5530934A (en) * 1991-02-02 1996-06-25 Vlsi Technology, Inc. Dynamic memory address line decoding
US5448710A (en) * 1991-02-26 1995-09-05 Hewlett-Packard Company Dynamically configurable interface cards with variable memory size
US5551012A (en) * 1991-04-22 1996-08-27 Acer Incorporated Single socket upgradeable computer motherboard with automatic detection and socket reconfiguration for inserted CPU chip
EP0510241A3 (en) * 1991-04-22 1993-01-13 Acer Incorporated Upgradeable/downgradeable computer
US5761479A (en) * 1991-04-22 1998-06-02 Acer Incorporated Upgradeable/downgradeable central processing unit chip computer systems
JPH04336347A (ja) * 1991-05-13 1992-11-24 Ricoh Co Ltd メモリ装置
JPH0715665B2 (ja) * 1991-06-10 1995-02-22 インターナショナル・ビジネス・マシーンズ・コーポレイション パーソナルコンピユータ
EP0525308A1 (en) * 1991-07-31 1993-02-03 International Business Machines Corporation Memory map for processor cache macro
EP0529142A1 (en) * 1991-08-30 1993-03-03 Acer Incorporated Upgradeable/downgradeable computers
JPH05225046A (ja) * 1991-11-12 1993-09-03 Internatl Business Mach Corp <Ibm> 構成可能メモリサブシステム
US5317712A (en) * 1991-12-19 1994-05-31 Intel Corporation Method and apparatus for testing and configuring the width of portions of a memory
US5428762A (en) * 1992-03-11 1995-06-27 International Business Machines Corporation Expandable memory having plural memory cards for distributively storing system data
JP2724078B2 (ja) * 1992-09-29 1998-03-09 株式会社日立製作所 二重化メモリの保守方法
US5598540A (en) * 1992-09-30 1997-01-28 Texas Instruments Incorporated Memory module including read-write memory and read-only configuration memory accessed only sequentially and computer system using at least one such module
JPH06139182A (ja) * 1992-10-27 1994-05-20 Sony Corp 情報処理装置、拡張基板、および拡張筐体システム
US5509138A (en) * 1993-03-22 1996-04-16 Compaq Computer Corporation Method for determining speeds of memory modules
US5594879A (en) * 1993-10-29 1997-01-14 Compaq Computer Corporation Method of and apparatus for arbitrarily disabling under processor control individual slots on a computer bus
US5488691A (en) * 1993-11-17 1996-01-30 International Business Machines Corporation Memory card, computer system and method of operation for differentiating the use of read-modify-write cycles in operating and initializaiton modes
US5452429A (en) * 1993-11-17 1995-09-19 International Business Machines Corporation Error correction code on add-on cards for writing portions of data words
US5941775A (en) * 1994-10-14 1999-08-24 Sega Of America, Inc. Data processing system, method thereof and memory cassette
JPH08115592A (ja) * 1994-10-14 1996-05-07 Sega Enterp Ltd データ処理システム、データ処理方法、並びにメモリカセット
US5809555A (en) * 1995-12-15 1998-09-15 Compaq Computer Corporation Method of determining sizes of 1:1 and 2:1 memory interleaving in a computer system, configuring to the maximum size, and informing the user if memory is incorrectly installed
US6505268B1 (en) 1996-12-20 2003-01-07 Compaq Computer Corporation Data distribution in a disk array
US6067593A (en) * 1997-07-18 2000-05-23 Avido Systems, Inc. Universal memory bus and card
US6114946A (en) * 1998-09-10 2000-09-05 Lsi Logic Corporation Combinational logic for comparing N-bit wide buses
US7308527B2 (en) * 2005-01-24 2007-12-11 International Business Machines Corporation System for indicating a plug position for a memory module in a memory system
WO2011137840A1 (zh) * 2011-05-28 2011-11-10 华为终端有限公司 内存容量的配置方法和装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3864151A (en) * 1973-07-02 1975-02-04 Anchor Hocking Corp Glass article coated with plastic and lubricity coatings and method of coating
US4025903A (en) * 1973-09-10 1977-05-24 Computer Automation, Inc. Automatic modular memory address allocation system
US3872452A (en) * 1974-04-17 1975-03-18 Ibm Floating addressing system and method
JPS55110355A (en) * 1979-02-16 1980-08-25 Toshiba Corp Memory board and selection system for it
US4303993A (en) * 1979-10-10 1981-12-01 Honeywell Information Systems Inc. Memory present apparatus
US4609996A (en) * 1983-08-12 1986-09-02 International Business Machines Corporation Memory access system for a computer system adapted to accept a memory expansion module
US4727475A (en) * 1984-05-18 1988-02-23 Frederick Kiremidjian Self-configuring modular computer system with automatic address initialization
US4744025A (en) * 1985-05-02 1988-05-10 Digital Equipment Corporation Arrangement for expanding memory capacity
AU579725B2 (en) * 1985-05-02 1988-12-08 Digital Equipment Corporation Arrangement for expanding memory capacity
US4740916A (en) * 1985-12-19 1988-04-26 International Business Machines Corporation Reconfigurable contiguous address space memory system including serially connected variable capacity memory modules and a split address bus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05210576A (ja) * 1992-01-21 1993-08-20 Nec Corp 記憶装置とそのアドレスの設定方法

Also Published As

Publication number Publication date
AU2574488A (en) 1989-09-07
JP2717693B2 (ja) 1998-02-18
DE3906497A1 (de) 1989-09-14
KR920010974B1 (ko) 1992-12-26
KR890015136A (ko) 1989-10-28
FR2628234B1 (fr) 1993-09-24
US4951248A (en) 1990-08-21
GB2215497A (en) 1989-09-20
GB2215497B (en) 1992-07-08
CA1323114C (en) 1993-10-12
AU622119B2 (en) 1992-04-02
FR2628234A1 (fr) 1989-09-08
GB8822602D0 (en) 1988-11-02
HK95393A (en) 1993-09-24

Similar Documents

Publication Publication Date Title
JPH01267752A (ja) マイクロコンピュータシステム
US5966727A (en) Combination flash memory and dram memory board interleave-bypass memory access method, and memory access device incorporating both the same
US4888687A (en) Memory control system
US5129069A (en) Method and apparatus for automatic memory configuration by a computer
EP0473275B1 (en) Memory control unit and memory unit
US4908789A (en) Method and system for automatically assigning memory modules of different predetermined capacities to contiguous segments of a linear address range
US6895474B2 (en) Synchronous DRAM with selectable internal prefetch size
US4809234A (en) Memory device including memories having different capacities
US5848258A (en) Memory bank addressing scheme
US5535368A (en) Automatically-configuring memory subsystem
US5446860A (en) Apparatus for determining a computer memory configuration of memory modules using presence detect bits shifted serially into a configuration register
JPH02500307A (ja) 自動サイズ決めメモリシステム
US7136985B2 (en) Method and system for fast data access using a memory array
JPS62149093A (ja) 連続したアドレススペ−スを与えるメモリシステム
US4654787A (en) Apparatus for locating memory modules having different sizes within a memory space
JPS6259820B2 (ja)
JPH0517582B2 (ja)
US5179686A (en) Method for automatically detecting the size of a memory by performing a memory warp operation
US5307469A (en) Multiple mode memory module
US4796222A (en) Memory structure for nonsequential storage of block bytes in multi-bit chips
US6321332B1 (en) Flexible control of access to basic input/output system memory
US5757817A (en) Memory controller having automatic RAM detection
JPH07282588A (ja) カナーバメモリを作る装置、システム、方法
EP0440445B1 (en) System memory initialization with presence detect encoding
JPS6086642A (ja) メモリ制御情報設定方式

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees