JPH07282588A - カナーバメモリを作る装置、システム、方法 - Google Patents

カナーバメモリを作る装置、システム、方法

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JPH07282588A
JPH07282588A JP6151411A JP15141194A JPH07282588A JP H07282588 A JPH07282588 A JP H07282588A JP 6151411 A JP6151411 A JP 6151411A JP 15141194 A JP15141194 A JP 15141194A JP H07282588 A JPH07282588 A JP H07282588A
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スミス デレック
Shivaling Mahant-Shetti
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Pawate Basabaraji
パワテ バサバラジ
George R Doddington
アール．ドッディントン ジョージ
Warren L Bean
エル．ビーン ウオーレン
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  • Memory System Of A Hierarchy Structure (AREA)
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Abstract

(57)【要約】 （修正有） 【目的】連想メモリとして優れており、かつ高速で簡単
で安価なカナーバメモリを作る。 【構成】プロセッサ１２に結合する活動メモリ装置１４
は、複数の可能アドレスを記憶する第１メモリ２０、及
びプロセッサ１２から受ける実際のアドレスを記憶する
第２メモリ２２を備える。第１メモリ２０に記憶する可
能アドレスから少なくとも一つの活動アドレスを、第２
メモリ２２に記憶する実際のアドレスの関数として識別
する回路を備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は一般にディジタルメモ
リに関し、より詳しくはカナーバメモリを作る装置、シ
ステム、方法に関する。
【０００２】
【従来の技術】カナーバメモリ・システムはランダムア
クセスメモリ・システムであって、一般に１００から１
０，０００ビットの範囲の長いアドレスを用いて、情報
を記憶し検索する。最も重要なことは、カナーバメモリ
は連想的であって記憶位置を正確にアドレスする必要が
ないことである。アドレス空間は多数のキーアドレスに
分割される。キーアドレスのハンミング距離（ハミング
距離とは、二つのＮビットの二進ベクトルの間のビット
位置の数）内にある１組のアドレスはそのキーアドレス
を「活動状態」にするので、そのキーアドレスに関連す
る記憶要素にアクセスすることができる。ハミング距離
（すなわち捕捉半径）はキーアドレス毎に違ってよい。
各記憶要素は一連の多ビットカウンタすなわちレジスタ
を備え、それぞれは代表的に２−８二進ビットで表す符
号付き整数としてデータを記憶する。記憶／検索するデ
ータ語内の各ビット位置に対して、各要素にカウンタす
なわちレジスタを１個設ける。
【０００３】アクセスを要求する実際のアドレスをカナ
ーバメモリが受けると、どのキーアドレスが活動状態か
を決定する検査を行う。読み出し操作中は多数のキーア
ドレスが活動状態になってよく、アクセスした対応する
記憶要素から検索したデータについて最もよい平均値が
決まる。アクセスした記憶要素に書き込み中は、要素に
書き込み中のデータ語の所定のビット位置で論理１であ
れば対応するカウンタを増分し、所定のビット位置で論
理０であれば対応するカウンタを減分する。
【０００４】
【発明が解決しようとする課題】カナーバメモリ・シス
テムは、パターン認識やパターン分類などの連想メモリ
を必要とする多くのデータ処理の応用において有用であ
る。従って高速で簡単で安価なカナーバメモリを作る必
要が生じた。
【０００５】
【課題を解決するための手段】この発明の実施態様は、
プロセッサと、このプロセッサに結合する活動メモリ
（ａｃｔｉｖｅ ｍｅｍｏｒｙ）を備えるメモリシステ
ムである。活動メモリは、複数の可能アドレスを記憶す
る第１メモリと、プロセッサから受ける実際のアドレス
を記憶する第２メモリを備える。第１メモリに記憶する
可能アドレスから少なくとも一つの活動アドレスを、第
２メモリに記憶する実際のアドレスの関数として識別す
る識別回路を備える。
【０００６】この発明の別の実施態様は、プロセッサ
と、このプロセッサに結合する活動メモリを備えるメモ
リシステムである。活動メモリは複数の可能アドレス
と、各アドレスに関連するデータとを記憶するデータメ
モリを備える。また、プロセッサから受ける実際のアド
レスを記憶する同報（ｂｒｏａｄｃａｓｔｉｎｇ）メモ
リを備える。活動メモリは、データメモリに記憶するア
ドレスから、同報メモリに記憶する実際のアドレス語の
ハミング距離内にある活動アドレスを識別する回路を備
える。更に活動メモリは、活動アドレスおよび制御器に
関連し、かつデータメモリ内に記憶するデータにアクセ
スする回路を備える。制御器は、識別のためにアドレス
語をデータメモリから回路に移す動作と、識別のために
実際のアドレスを同報メモリから回路に移す動作を制御
する。
【０００７】この発明の実施態様は、多くのデータ処理
の応用において有用である。詳しくいうと、この発明の
実施態様は、高速で簡単で安価なカナーバメモリを作る
のに有用である。
【０００８】
【実施例】この発明の望ましい実施態様とその利点は、
図１から図４を参照すれば最もよく理解できる。各図の
同じまたは対応する部分には同じ数字を用いる。
【０００９】図１は、この発明の概念を表すカナーバメ
モリシステム１０のブロック図である。カナーバメモリ
システム１０は、主プロセッサ１２と活動メモリ１４と
システムデータメモリ１５を備える。主プロセッサ１２
は、データバス１６を通して活動メモリ装置１４と、ま
たバス１７を通してシステムデータメモリ１５とデータ
を交換する。以下に説明するように、バス１６で交換す
る「データ」は、主としてシステムデータメモリ１５へ
のアドレスである。読み出し／書き込みアドレスは、ア
ドレスバス１８を通して活動メモリ１４に送る。活動メ
モリ１４から検索したアドレスは、アドレスバス１９を
通してシステムデータメモリ１５に送る。システム１０
内の各活動メモリ１４は、選択した従来の（「不活
動」）メモリユニット（例えば２８ピンのピン出力）の
ピン構成と互換性のあるピン構成を持つことが望まし
い。こうすれば、活動メモリ１４と従来の不活動メモリ
は、所定のボードまたはその他の支持構造体上で交換す
ることができる。
【００１０】一般に主プロセッサ１２は、データメモリ
１５への多数の可能アドレスを活動メモリ装置１４に記
憶する。可能アドレスはランダムに選択してよく、また
メモリ装置１４で形成するメモリの大きさに従って、そ
の数は１，０００から１，０００，０００アドレスであ
ってよい。システムデータメモリ１５内の位置へのアク
セス要求が来ると、主プロセッサ１２は実際のアドレス
を活動メモリ１４に送る。活動メモリ１４は記憶したア
ドレスを循環して、システム１０が受けたアドレスの中
でハミング距離内にあるのはどれかを識別し、記憶して
いる可能アドレスの中でどれが活動アドレスかを決定す
る。次に、主プロセッサ１２は識別した活動アドレスを
用いて、データメモリ１５のアドレスにアクセスする。
【００１１】読み出し要求中は、データメモリ１５内の
各活動アドレスのアクセスした位置から検索したデータ
を主プロセッサ１２に送り、主プロセッサ１２はデータ
を蓄積し、しきい値と比べ、実際のアドレスに対応する
結果を出す。書き込み中は、プロセッサ１２はデータバ
ス１７にデータを送って、データバス１７の各ビットに
対応するシステムデータメモリ１５内のカウンタ（すな
わちレジスタ）を増分しまたは減分することにより、ア
ドレス位置にある現在の記憶したデータを変更する。
【００１２】図２は、この発明の概念を表す活動メモリ
１４の機能ブロック図である。活動メモリ１４は一つの
チップまたはモジュール（「装置」）として作ってよ
く、データ・ランダムアクセスメモリ２０（ＲＡＭ）、
同報ＲＡＭ２２、制御器２４、データ路２６を備える。
一つのチップにしたときは、データＲＡＭ２０と同報Ｒ
ＡＭ２２は所定の装置において標準的な構成で作ってよ
く、制御器２４とデータ路２６は所定の装置または装置
の一部において動作の要求を満たすように特別に作って
よい。
【００１３】データＲＡＭ２０は、スタティック・ラン
ダムアクセスメモリ（ＳＲＡＭ）またはダイナミック・
ランダムアクセスメモリ（ＤＲＡＭ）配列でよい。図２
では、ＲＡＭ２０は１２８行１２８列に配置した２ｋｘ
８メモリのＲＡＭセルとして表している。図２に示す構
成の他に、この技術でよく知られているように、多数あ
る別の任意のＲＡＭ構成を用いてもよい。データＲＡＭ
２０に関連して、配列内の選択したセルとデータを授受
して読み出しおよび書き込みを行う読み出し／書き込み
回路があり、行アドレス復号回路２８、行アドレスマル
チプレクサ３０、第１段復号（列アドレス）回路３２、
列アドレスマルチプレクサ３４、入力／出力回路３６を
備える。
【００１４】マルチプレクサ３０は、システムアドレス
バス１８または制御器２４から行アドレス回路２８にア
ドレスビットを通す。この選択は、離散信号に応答する
かまたはアドレス自身の値に応答して行われる。同様
に、マルチプレクサ３４は、アドレスバス１８からまた
は制御器２４からのアドレスビットを通す。マルチプレ
クサ３０と３４と入力／出力回路３６により、データＲ
ＡＭのセルはデータバス１６とアドレスバス１８を用い
てＣＰＵ１２との間で、または内部バス３８を用いてデ
ータ路２６との間で、データのビットを移動する。
【００１５】図２の実施態様において、第１段復号器３
２はマルチプレクサ３３を用いて４隣接ビット線の各組
を多重通信して、３２ビット幅の内部バス３８を形成す
る。Ｉ／Ｏ回路３６は４対１マルチプレクサを備え、こ
のマルチプレクサはアドレスバス１８からのアドレスビ
ットに応答して、３２ビットの内部バス３８上の４組の
８隣接ビットから１組を選択して、システムデータバス
１６で送る。別の実施態様の第１段復号器３２と入力／
出力回路３６の構成は、内部バス３８の幅、データＲＡ
Ｍ２０の構成、システムデータバス１６と通信する線
（ビット）の数などの要因により変わることに注意され
たい。
【００１６】同報ＲＡＭ２２もスタティックかダイナミ
ックでよく、同様にメモリセル配列とデータを授受して
書き込みおよび読み出しを行う読み出し／書き込み回路
と関連し、行アドレス回路４０、行アドレスマルチプレ
クサ４２、第１段（列）復号回路４４、マルチプレクサ
４６、入力／出力回路４８を備える。図２では、同報Ｒ
ＡＭ２２は２行１２８列の構成にしているが、別の実施
態様では別の行／列構成を用いてよい。同報ＲＡＭ２２
に関連する読み出し／書き込み回路は、データＲＡＭ２
０に関連する読み出し／書き込み回路と同様に動作す
る。
【００１７】第１段復号回路４４は、同報ＲＡＭ２２内
の１２８列メモリセルの各４隣接列を４対１で多重通信
を行うマルチプレクサ４５を備え、選択した３２ビット
で第２内部バス５０を通してデータ路２６に結合する。
マルチプレクサ４２と４６は、システムアドレスバス１
８または制御器２４からのアドレスビットを選択的に通
す。従って、マルチプレクサ４２と４６と入力／出力回
路４８により、同報ＲＡＭ２２のセルはＣＰＵ１２との
間で、またはデータ路２６を通して制御器２４との間
で、データを移動する。
【００１８】データＲＡＭ２０に関連する対応する読み
出し／書き込み回路と同様に、行アドレス復号回路４
０、マルチプレクサ４２と４６、第１段復号回路４４、
入力／出力回路４８の構成は、同報ＲＡＭ２２のセル配
列内の行と列の数、内部バス５０の幅、システムアドレ
スバス１８から受けるビットの数、システムデータバス
１６と通信するビット（線）の数などの要因により変わ
る。
【００１９】更に、データバス１６と、データＲＡＭ２
０に関連する入力／出力回路３６および同報ＲＡＭ２２
に関連する入力／出力回路４８との結合は、従来のメモ
リピン出力と互換性のある１組のピン（Ｄ０−Ｄ７）に
よって行うことが望ましい。同様に、データＲＡＭ２０
と同報ＲＡＭ２２に関連する読み出し／書き込み回路の
結合は、１組のピン（図示せず）によって行ってよい。
活動メモリ１４はシステムメモリの一部なので、メモリ
１４はメモリチップの特性を持つことが望ましい。言い
換えると、メモリ１４はメモリチップのように効率的
で、寸法が小さく、従来の（「不活動の」）メモリチッ
プのピン構成と互換性のある最小数のデータおよびアド
レスピンを用いなければならない。
【００２０】データ路２６はランダム論理、プログラム
可能ゲート配列回路、プログラム可能論理配列回路を用
い、所望の計算機能を実行するようにチップまたはユニ
ットを必要に応じて特別に作ってよい。更に制御器２４
とデータ路２６は、共にディジタル信号処理回路で作っ
てよい。一例として、テキサスインスツルメント社ＴＩ
−３２０ファミリのディジタル信号プロセッサがある。
【００２１】望ましい実施態様のシステム１０におい
て、活動メモリ１４がシステムアドレスバス１８から受
ける対応する数のアドレスビットに対して、各同報ＲＡ
Ｍ２２は利用可能な最高のアドレス空間に置く。これに
より、各同報ＲＡＭ２２はチップ選択信号なしに書き込
みまたは読み出しができる。更にシステム１０内の活動
メモリ１４の全ての同報ＲＡＭ２２に同時にアクセスす
ることができる。
【００２２】例示のカナーバメモリの実施態様では、主
プロセッサはデータバス１６とアドレスバス１８を用い
て、多数のランダムに選択したアドレスをデータＲＡＭ
２０にロードする。これらのアドレスの長さは１００か
ら１０，０００ビットの範囲でよい。図示の３２ビット
構成では、内部バス３８とマルチプレクサ３３を通して
３２ビット語として循環する。システムデータメモリ１
５へのアクセス要求があると、主プロセッサ１２は実際
のアドレスを同報ＲＡＭ２２に書き込む。同報ＲＡＭ２
２がプロセッサ１２から受けて保持している制御命令に
より、制御器２４はデータＲＡＭ２０に保持するアドレ
スを循環的に検索する。
【００２３】アドレスをデータＲＡＭ２０から検索する
際に、どのデータが同報ＲＡＭ２２に保持する実際のア
ドレスのハミング距離内（すなわち活動状態）にあるか
をデータ路２６は決定する。次に主プロセッサ１２は識
別した活動アドレスをデータＲＡＭ２０から検索して、
システムメモリ１５内の要素にアクセスする。プロセッ
サ１２が活動メモリ１４をポーリング（ｐｏｌｌ）して
活動アドレスを周期的に検索してもよいし、または活動
メモリ１４がプロセッサ１２に割り込んでもよい。
【００２４】図３は、データ路２６の回路の一つの可能
な実施態様を示す。データ路２６はデータＲＡＭ２０の
どのアドレスが活動アドレスかを決定する。この実施態
様のハミング距離は、複数の排他的ＯＲゲート５２と計
数／比較回路を用いて決定する。３２ビットの内部バス
３８と５０とを備える活動メモリ装置１４には、３２ビ
ットの排他的ＯＲゲート５２を用いる。
【００２５】内部バス３８と内部バス５０から来る対応
する１対の線ＡｉとＢｉは、各ゲート５２の入力に接続
する。言い換えると、内部バス３８からの第１線
（Ａ１）と内部バス５０からの第１線（Ｂ１）をゲート
する。以下同じである。データＲＡＭ２０から検索した
各アドレスについてゲート５２からの論理１出力の数を
計数／比較回路５４で数えてしきい値と比較し、ＲＡＭ
２０からのアドレスが実際のアドレスのハミング距離内
にあるかどうかを決定する。
【００２６】図４は、カナーバメモリ１０の別の実施態
様を示す。この実施態様では、活動メモリ１４はシステ
ムメモリとしても動作する。各可能アドレスは、関連す
るデータと共にデータＲＡＭに記憶する。活動アドレス
を識別すると、主プロセッサ１２は関連するデータを活
動メモリ１４からそのまま検索する。所定の読み出し要
求に対して制御器２４がデータＲＡＭ２０内のアドレス
を循環してその結果多数の活動アドレスが活動状態にな
ると、多数の関連するデータ語が使用可能になる。次に
各活動アドレスからの関連するデータをデータ路２６か
プロセッサ１２に蓄積する。
【００２７】図４の実施態様では活動アドレスを用いて
書き込みを行うため、データ路２６によって増分／減分
を行うことができる。活動アドレスに書き込み中に、そ
の活動アドレスに関連するデータを読み出して上に述べ
たように増分し、新しいデータをデータＲＡＭ１０内の
同じ位置に再び書き込む。
【００２８】この発明とその利点について詳細に説明し
たが、特許請求の範囲に定義したこの発明の精神と範囲
から逸れることなく、各種の変更、代替、変形を行うこ
とができるものである。
【００２９】以上の説明に関して更に以下の項を開示す
る。 （１） メモリシステムであって、プロセッサと、前記
プロセッサに結合する活動メモリであって、複数の可能
アドレスを記憶する第１メモリと、前記プロセッサから
受ける実際のアドレスを記憶する第２メモリと、前記第
１メモリに記憶する前記可能アドレスの少なくとも一つ
の活動アドレスを、前記第２メモリに記憶する前記実際
のアドレスの関数として識別する回路と、を備える活動
メモリと、を備えるメモリシステム。
【００３０】（２） 前記活動メモリは前記少なくとも
一つの活動アドレスを前記プロセッサに与える回路を含
み、前記プロセッサは前記少なくとも一つの活動アドレ
スを持つ関連するシステムメモリをアドレスする、第１
項記載のメモリシステム。 （３） 識別のために前記可能アドレスの前記一つを前
記第１メモリから前記回路に移し、識別のために前記実
際のアドレスを前記第２メモリから前記回路に移す動作
を制御する制御回路を更に含む、第１項記載のメモリシ
ステム。 （４） 識別のための前記回路は、前記実際のアドレス
のハミング距離内の少なくとも一つの前記可能アドレス
を識別することによって前記少なくとも一つの活動アド
レスを識別する、第１項記載のメモリシステム。
【００３１】（５） 前記制御回路は、識別のために前
記可能アドレスの前記一つを前記第１メモリから前記回
路に移す第１メモリ読み出し／書き込み回路と、識別の
ために前記実際のアドレスを前記第２メモリから前記回
路に移す第２メモリ読み出し／書き込み回路と、識別の
ために前記可能アドレスの前記一つを前記回路に順次移
す動作と、識別のために前記実際のアドレスを前記回路
に移す動作を制御する、前記第１および第２読み出し／
書き込み回路に結合する制御器と、を備える、第３項記
載のメモリシステム。
【００３２】（６） 前記制御器は前記第２メモリに記
憶する制御命令に従って動作する、第５項記載のメモリ
システム。 （７） 前記第１読み出し／書き込み回路に結合して前
記可能アドレスを前記プロセッサから前記第１メモリに
選択的に移す第１入力／出力回路と、前記第２読み出し
／書き込み回路に結合して前記実際のアドレスを前記プ
ロセッサから前記第２メモリに選択的に移す第２入力／
出力回路を更に備える、第５項記載のメモリシステム。 （８） 前記活動メモリを単一装置として作り、前記単
一装置は選択した不活動メモリ装置のピン構成と互換性
のあるピン構成を持つ、第１項記載のメモリシステム。
【００３３】（９） カナーバメモリシステムであっ
て、プロセッサと、前記プロセッサから受ける活動アド
レスでそれぞれアクセスすることのできる複数のデータ
記憶要素を備えるシステムデータメモリと、単一装置と
して作る活動メモリであって、前記プロセッサから移す
複数のアドレス語を記憶するデータメモリと、前記アド
レス語を前記データメモリと第１内部バスとの間に選択
的に移すデータメモリ制御回路と、前記プロセッサから
移す制御語と実際のアドレス語を記憶する同報メモリ
と、前記制御語と前記実際のアドレス語を前記同報メモ
リと第２内部バスとの間で選択的に移す同報メモリ制御
回路と、前記データメモリに記憶する前記アドレス語の
一つから、前記同報メモリに記憶する前記実際のアドレ
ス語のハミング距離内にある少なくとも一つの前記活動
アドレスを選択するデータ路と、前記少なくとも一つの
活動アドレス語を前記プロセッサに結合する回路と、前
記同報メモリから検索した前記制御語の一つに応答し
て、前記アドレス語を前記データメモリから前記第１バ
スを通して前記データ路に順次移す動作と、前記実際の
アドレスを前記第２バスを通してデータ路に移す動作を
制御する制御器と、を備える活動メモリと、を備えるカ
ナーバメモリ。
【００３４】（１０） 前記アドレス語を前記プロセッ
サから前記第１内部バスを通して前記データメモリに移
す動作を制御するデータメモリ入力／出力回路を更に備
える、第９項記載のカナーバメモリシステム。 （１１） 前記実際のアドレス語を前記プロセッサから
前記第２内部バスを通して前記同報メモリに移す動作を
制御する同報メモリ入力／出力回路を更に備える、第９
項記載のカナーバメモリシステム。
【００３５】（１２） 結合するための前記回路は前記
データメモリ入力／出力回路を備える、第１０項記載の
カナーバメモリ。 （１３） 結合するための前記回路は前記同報メモリ入
力／出力回路を備える、第１１項記載のカナーバメモ
リ。
【００３６】（１４） メモリシステムであって、プロ
セッサと、前記プロセッサに結合する活動メモリであっ
て、各前記アドレスに関連する複数の可能アドレスとデ
ータを記憶するデータメモリと、前記プロセッサから受
ける実際のアドレスを記憶する同報メモリと、前記デー
タメモリに記憶する前記アドレスから、前記同報メモリ
に記憶する前記実際のアドレス語のハミング距離内にあ
る実際のアドレスを識別する回路と、前記活動アドレス
に関連する前記データメモリに記憶する前記データにア
クセスする回路と、識別のために前記アドレス語を前記
データメモリから前記回路に移す動作と、識別のために
前記実際のアドレスを前記同報メモリから前記回路に移
す動作を制御する制御器と、を備える活動メモリと、を
備えるメモリシステム。
【００３７】（１５） 前記データメモリから前記活動
アドレスに関連する前記データを検索する回路を更に備
える、第１４項記載のメモリシステム。 （１６） 前記プロセッサから受けるデータ語に従って
前記活動アドレスに関連する前記データを書き込み中に
修正する回路を更に備える、第１４項記載のメモリシス
テム。
【００３８】（１７） 書き込み中に修正する前記回路
は、前記プロセッサから受ける対応する論理１に従って
前記活動アドレスに関連するデータの少なくとも１ビッ
トを増分し、前記プロセッサから受ける対応する論理０
に従って前記ビットを減分する、第１６項記載のメモリ
システム。 （１８） 書き込み中に修正する前記回路は、実際のア
ドレスに関連する前記データの前記ビットを検索し、前
記少なくとも１ビットを増分または減分し、修正した前
記ビットを前記データメモリに書き込む、第１７項記載
のメモリシステム。
【００３９】（１９） カナーバメモリを作る方法であ
って、活動メモリ装置内の第１組の記憶位置に複数の可
能アドレスを記憶し、前記活動メモリ装置内の第２組の
記憶位置に実際のアドレスを記憶し、活動メモリ装置の
回路を用いて、第１組の記憶位置に記憶する複数の可能
アドレスからの活動アドレスを第２組の記憶位置に記憶
する実際のアドレスの関数として識別し、前記活動メモ
リ装置で識別した活動アドレスを用いてシステムデータ
記憶メモリをアドレスする、段階を含む方法。 （２０） 活動アドレスを識別する前記段階は、前記実
際のアドレスのハミング距離内にある可能アドレスの一
つを識別する段階を含む、第１９項記載の方法。
【００４０】（２１） プロセッサ１２とプロセッサ１
２に結合する活動メモリ装置１４を備えるメモリシステ
ム１０を提示する。活動メモリ１４は、複数の可能アド
レスを記憶する第１メモリ２０と、プロセッサ１２から
受ける実際のアドレスを記憶する第２メモリ２２を備え
る。第１メモリ２０に記憶する可能アドレスから少なく
とも一つの活動アドレスを、第２メモリ２２に記憶する
実際のアドレスの関数として識別する回路２６を提示す
る。
【００４１】注意 （Ｃ） 版権、＊Ｍ＊テキサスインスツルメント社、１
９９３年。この発明の資料の開示の一部は、版権保護に
従う材料を含む。この版権およびマスクワークの所有者
は、米国特許および商標局で見ることのできる特許資料
または特許開示、特許ファイルまたは記録を、いかなる
人でも複写することに異議はないが、その他の場合はそ
の版権とマスクワークの全ての権利を保留する。
【００４２】関連出願の相互参照 次の共同譲渡の特許と出願を参考文献としてここに示
す。 米国特許出願番号０７１ 、代理人明細
番号３２３５０−７１４、（ＴＩ−１３４３８）、「分
散処理の装置、システム、方法」、申請、 米国特許出願番号０７１ 、代理人明細
番号３２３５０−７１５、（ＴＩ−１３４３９）、「分
散処理の装置、システム、方法」、申請、 米国特許出願番号０７１ 、代理人明細
番号３２３５０−７１７、（ＴＩ−１３４４１）、「分
散信号処理の装置、システム、方法」、申請
。
【図面の簡単な説明】
この発明とその利点を完全に理解するために、以下の図
面と共に説明を参照していただきたい。
【図１】この発明の概念を表すメモリシステムの基本的
ブロック図。
【図２】図１に示す活動メモリの詳細な機能ブロック
図。
【図３】図２に示すデータ路内で実現する回路の一部の
略図。
【図４】この発明の概念を表す第２メモリシステムの機
能ブロック図。
【符号の説明】
１０ カナーバメモリシステム １２ 主プロセッサ １４ 活動メモリ装置 １５ システムデータメモリ １６，１７ データバス １８，１９ アドレスバス ２０ データＲＡＭ ２２ 同報ＲＡＭ ２４ 制御器 ２６ データ路 ２８ 行アドレス復号回路 ３０ 行アドレスマルチプレクサ ３２ 第１段復号（列アドレス）回路 ３３ マルチプレクサ ３４ 列アドレスマルチプレクサ ３６ 入力／出力回路 ３８ 内部バス ４０ 行アドレス復号回路 ４２ 行アドレスマルチプレクサ ４４ 第１段（列）復号回路 ４５ マルチプレクサ ４６ 行アドレスマルチプレクサ ４８ 入力／出力回路 ５０ 内部バス ５２ 排他的ＯＲゲート ５４ 計数／比較回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年８月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 カナーバメモリを作る装置、システ
ム、方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は一般にディジタルメモ
リに関し、より詳しくはカナーバメモリを作る装置、シ
ステム、方法に関する。
【０００２】
【従来の技術】カナーバメモリ・システムはランダムア
クセスメモリ・システムであって、一般に１００から１
０，０００ビットの範囲の長いアドレスを用いて、情報
を記憶し検索する。最も重要なことは、カナーバメモリ
は連想的であって記憶位置を正確にアドレスする必要が
ないことである。アドレス空間は多数のキーアドレスに
分割される。キーアドレスのハンミング距離（ハミング
距離とは、二つのＮビットの二進ベクトルの間のビット
位置の数）内にある１組のアドレスはそのキーアドレス
を「活動状態」にするので、そのキーアドレスに関連す
る記憶要素にアクセスすることができる。ハミング距離
（すなわち捕捉半径）はキーアドレス毎に違ってよい。
各記憶要素は一連の多ビットカウンタすなわちレジスタ
を備え、それぞれは代表的に２−８二進ビットで表す符
号付き整数としてデータを記憶する。記憶／検索するデ
ータ語内の各ビット位置に対して、各要素にカウンタす
なわちレジスタを１個設ける。
【０００３】アクセスを要求する実際のアドレスをカナ
ーバメモリが受けると、どのキーアドレスが活動状態か
を決定する検査を行う。読み出し操作中は多数のキーア
ドレスが活動状態になってよく、アクセスした対応する
記憶要素から検索したデータについて最もよい平均値が
決まる。アクセスした記憶要素に書き込み中は、要素に
書き込み中のデータ語の所定のビット位置で論理１であ
れば対応するカウンタを増分し、所定のビット位置で論
理０であれば対応するカウンタを減分する。
【０００４】
【発明が解決しようとする課題】カナーバメモリ・シス
テムは、パターン認識やパターン分類などの連想メモリ
を必要とする多くのデータ処理の応用において有用であ
る。従って高速で簡単で安価なカナーバメモリを作る必
要が生じた。
【０００５】
【課題を解決するための手段】この発明の実施態様は、
プロセッサと、このプロセッサに結合する活動メモリ
（ａｃｔｉｖｅ ｍｅｍｏｒｙ）を備えるメモリシステ
ムである。活動メモリは、複数の可能アドレスを記憶す
る第１メモリと、プロセッサから受ける実際のアドレス
を記憶する第２メモリを備える。第１メモリに記憶する
可能アドレスから少なくとも一つの活動アドレスを、第
２メモリに記憶する実際のアドレスの関数として識別す
る識別回路を備える。
【０００６】この発明の別の実施態様は、プロセッサ
と、このプロセッサに結合する活動メモリを備えるメモ
リシステムである。活動メモリは複数の可能アドレス
と、各アドレスに関連するデータとを記憶するデータメ
モリを備える。また、プロセッサから受ける実際のアド
レスを記憶する同報（ｂｒｏａｄｃａｓｔｉｎｇ）メモ
リを備える。活動メモリは、データメモリに記憶するア
ドレスから、同報メモリに記憶する実際のアドレス語の
ハミング距離内にある活動アドレスを識別する回路を備
える。更に活動メモリは、活動アドレスおよび制御器に
関連し、かつデータメモリ内に記憶するデータにアクセ
スする回路を備える。制御器は、識別のためにアドレス
語をデータメモリから回路に移す動作と、識別のために
実際のアドレスを同報メモリから回路に移す動作を制御
する。
【０００７】この発明の実施態様は、多くのデータ処理
の応用において有用である。詳しくいうと、この発明の
実施態様は、高速で簡単で安価なカナーバメモリを作る
のに有用である。
【０００８】
【実施例】この発明の望ましい実施態様とその利点は、
図１から図４を参照すれば最もよく理解できる。各図の
同じまたは対応する部分には同じ数字を用いる。
【０００９】図１は、この発明の概念を表すカナーバメ
モリシステム１０のブロック図である。カナーバメモリ
システム１０は、主プロセッサ１２と活動メモリ１４と
システムデータメモリ１５を備える。主プロセッサ１２
は、データバス１６を通して活動メモリ装置１４と、ま
たバス１７を通してシステムデータメモリ１５とデータ
を交換する。以下に説明するように、バス１６で交換す
る「データ」は、主としてシステムデータメモリ１５へ
のアドレスである。読み出し／書き込みアドレスは、ア
ドレスバス１８を通して活動メモリ１４に送る。活動メ
モリ１４から検索したアドレスは、アドレスバス１９を
通してシステムデータメモリ１５に送る。システム１０
内の各活動メモリ１４は、選択した従来の（「不活
動」）メモリユニット（例えば２８ピンのピン出力）の
ピン構成と互換性のあるピン構成を持つことが望まし
い。こうすれば、活動メモリ１４と従来の不活動メモリ
は、所定のボードまたはその他の支持構造体上で交換す
ることができる。
【００１０】一般に主プロセッサ１２は、データメモリ
１５への多数の可能アドレスを活動メモリ装置１４に記
憶する。可能アドレスはランダムに選択してよく、また
メモリ装置１４で形成するメモリの大きさに従って、そ
の数は１，０００から１，０００，０００アドレスであ
ってよい。システムデータメモリ１５内の位置へのアク
セス要求が来ると、主プロセッサ１２は実際のアドレス
を活動メモリ１４に送る。活動メモリ１４は記憶したア
ドレスを循環して、システム１０が受けたアドレスの中
でハミング距離内にあるのはどれかを識別し、記憶して
いる可能アドレスの中でどれが活動アドレスかを決定す
る。次に、主プロセッサ１２は識別した活動アドレスを
用いて、データメモリ１５のアドレスにアクセスする。
【００１１】読み出し要求中は、データメモリ１５内の
各活動アドレスのアクセスした位置から検索したデータ
を主プロセッサ１２に送り、主プロセッサ１２はデータ
を蓄積し、しきい値と比べ、実際のアドレスに対応する
結果を出す。書き込み中は、プロセッサ１２はデータバ
ス１７にデータを送って、データバス１７の各ビットに
対応するシステムデータメモリ１５内のカウンタ（すな
わちレジスタ）を増分しまたは減分することにより、ア
ドレス位置にある現在の記憶したデータを変更する。
【００１２】図２は、この発明の概念を表す活動メモリ
１４の機能ブロック図である。活動メモリ１４は一つの
チップまたはモジュール（「装置」）として作ってよ
く、データ・ランダムアクセスメモリ２０（ＲＡＭ）、
同報ＲＡＭ２２、制御器２４、データ路２６を備える。
一つのチップにしたときは、データＲＡＭ２０と同報Ｒ
ＡＭ２２は所定の装置において標準的な構成で作ってよ
く、制御器２４とデータ路２６は所定の装置または装置
の一部において動作の要求を満たすように特別に作って
よい。
【００１３】データＲＡＭ２０は、スタティック・ラン
ダムアクセスメモリ（ＳＲＡＭ）またはダイナミック・
ランダムアクセスメモリ（ＤＲＡＭ）配列でよい。図２
では、ＲＡＭ２０は１２８行１２８列に配置した２ｋｘ
８メモリのＲＡＭセルとして表している。図２に示す構
成の他に、この技術でよく知られているように、多数あ
る別の任意のＲＡＭ構成を用いてもよい。データＲＡＭ
２０に関連して、配列内の選択したセルとデータを授受
して読み出しおよび書き込みを行う読み出し／書き込み
回路があり、行アドレス復号回路２８、行アドレスマル
チプレクサ３０、第１段復号（列アドレス）回路３２、
列アドレスマルチプレクサ３４、入力／出力回路３６を
備える。
【００１４】マルチプレクサ３０は、システムアドレス
バス１８または制御器２４から行アドレス回路２８にア
ドレスビットを通す。この選択は、離散信号に応答する
かまたはアドレス自身の値に応答して行われる。同様
に、マルチプレクサ３４は、アドレスバス１８からまた
は制御器２４からのアドレスビットを通す。マルチプレ
クサ３０と３４と入力／出力回路３６により、データＲ
ＡＭのセルはデータバス１６とアドレスバス１８を用い
てＣＰＵ１２との間で、または内部バス３８を用いてデ
ータ路２６との間で、データのビットを移動する。
【００１５】図２の実施態様において、第１段復号器３
２はマルチプレクサ３３を用いて４隣接ビット線の各組
を多重通信して、３２ビット幅の内部バス３８を形成す
る。Ｉ／Ｏ回路３６は４対１マルチプレクサを備え、こ
のマルチプレクサはアドレスバス１８からのアドレスビ
ットに応答して、３２ビットの内部バス３８上の４組の
８隣接ビットから１組を選択して、システムデータバス
１６で送る。別の実施態様の第１段復号器３２と入力／
出力回路３６の構成は、内部バス３８の幅、データＲＡ
Ｍ２０の構成、システムデータバス１６と通信する線
（ビット）の数などの要因により変わることに注意され
たい。
【００１６】同報ＲＡＭ２２もスタティックかダイナミ
ックでよく、同様にメモリセル配列とデータを授受して
書き込みおよび読み出しを行う読み出し／書き込み回路
と関連し、行アドレス回路４０、行アドレスマルチプレ
クサ４２、第１段（列）復号回路４４、マルチプレクサ
４６、入力／出力回路４８を備える。図２では、同報Ｒ
ＡＭ２２は２行１２８列の構成にしているが、別の実施
態様では別の行／列構成を用いてよい。同報ＲＡＭ２２
に関連する読み出し／書き込み回路は、データＲＡＭ２
０に関連する読み出し／書き込み回路と同様に動作す
る。
【００１７】第１段復号回路４４は、同報ＲＡＭ２２内
の１２８列メモリセルの各４隣接列を４対１で多重通信
を行うマルチプレクサ４５を備え、選択した３２ビット
で第２内部バス５０を通してデータ路２６に結合する。
マルチプレクサ４２と４６は、システムアドレスバス１
８または制御器２４からのアドレスビットを選択的に通
す。従って、マルチプレクサ４２と４６と入力／出力回
路４８により、同報ＲＡＭ２２のセルはＣＰＵ１２との
間で、またはデータ路２６を通して制御器２４との間
で、データを移動する。
【００１８】データＲＡＭ２０に関連する対応する読み
出し／書き込み回路と同様に、行アドレス復号回路４
０、マルチプレクサ４２と４６、第１段復号回路４４、
入力／出力回路４８の構成は、同報ＲＡＭ２２のセル配
列内の行と列の数、内部バス５０の幅、システムアドレ
スバス１８から受けるビットの数、システムデータバス
１６と通信するビット（線）の数などの要因により変わ
る。
【００１９】更に、データバス１６と、データＲＡＭ２
０に関連する入力／出力回路３６および同報ＲＡＭ２２
に関連する入力／出力回路４８との結合は、従来のメモ
リピン出力と互換性のある１組のピン（Ｄ０−Ｄ７）に
よって行うことが望ましい。同様に、データＲＡＭ２０
と同報ＲＡＭ２２に関連する読み出し／書き込み回路の
結合は、１組のピン（図示せず）によって行ってよい。
活動メモリ１４はシステムメモリの一部なので、メモリ
１４はメモリチップの特性を持つことが望ましい。言い
換えると、メモリ１４はメモリチップのように効率的
で、寸法が小さく、従来の（「不活動の」）メモリチッ
プのピン構成と互換性のある最小数のデータおよびアド
レスピンを用いなければならない。
【００２０】データ路２６はランダム論理、プログラム
可能ゲート配列回路、プログラム可能論理配列回路を用
い、所望の計算機能を実行するようにチップまたはユニ
ットを必要に応じて特別に作ってよい。更に制御器２４
とデータ路２６は、共にディジタル信号処理回路で作っ
てよい。一例として、テキサスインスツルメント社ＴＩ
−３２０ファミリのディジタル信号プロセッサがある。
【００２１】望ましい実施態様のシステム１０におい
て、活動メモリ１４がシステムアドレスバス１８から受
ける対応する数のアドレスビットに対して、各同報ＲＡ
Ｍ２２は利用可能な最高のアドレス空間に置く。これに
より、各同報ＲＡＭ２２はチップ選択信号なしに書き込
みまたは読み出しができる。更にシステム１０内の活動
メモリ１４の全ての同報ＲＡＭ２２に同時にアクセスす
ることができる。
【００２２】例示のカナーバメモリの実施態様では、主
プロセッサはデータバス１６とアドレスバス１８を用い
て、多数のランダムに選択したアドレスをデータＲＡＭ
２０にロードする。これらのアドレスの長さは１００か
ら１０，０００ビットの範囲でよい。図示の３２ビット
構成では、内部バス３８とマルチプレクサ３３を通して
３２ビット語として循環する。システムデータメモリ１
５へのアクセス要求があると、主プロセッサ１２は実際
のアドレスを同報ＲＡＭ２２に書き込む。同報ＲＡＭ２
２がプロセッサ１２から受けて保持している制御命令に
より、制御器２４はデータＲＡＭ２０に保持するアドレ
スを循環的に検索する。
【００２３】アドレスをデータＲＡＭ２０から検索する
際に、どのデータが同報ＲＡＭ２２に保持する実際のア
ドレスのハミング距離内（すなわち活動状態）にあるか
をデータ路２６は決定する。次に主プロセッサ１２は識
別した活動アドレスをデータＲＡＭ２０から検索して、
システムメモリ１５内の要素にアクセスする。プロセッ
サ１２が活動メモリ１４をポーリング（ｐｏｌｌ）して
活動アドレスを周期的に検索してもよいし、または活動
メモリ１４がプロセッサ１２に割り込んでもよい。
【００２４】図３は、データ路２６の回路の一つの可能
な実施態様を示す。データ路２６はデータＲＡＭ２０の
どのアドレスが活動アドレスかを決定する。この実施態
様のハミング距離は、複数の排他的ＯＲゲート５２と計
数／比較回路を用いて決定する。３２ビットの内部バス
３８と５０とを備える活動メモリ装置１４には、３２ビ
ットの排他的ＯＲゲート５２を用いる。
【００２５】内部バス３８と内部バス５０から来る対応
する１対の線ＡｉとＢｉは、各ゲート５２の入力に接続
する。言い換えると、内部バス３８からの第１線（Ａ
１）と内部バス５０からの第１線（Ｂ１）をゲートす
る。以下同じである。データＲＡＭ２０から検索した各
アドレスについてゲート５２からの論理１出力の数を計
数／比較回路５４で数えてしきい値と比較し、ＲＡＭ２
０からのアドレスが実際のアドレスのハミング距離内に
あるかどうかを決定する。
【００２６】図４は、カナーバメモリ１０の別の実施態
様を示す。この実施態様では、活動メモリ１４はシステ
ムメモリとしても動作する。各可能アドレスは、関連す
るデータと共にデータＲＡＭに記憶する。活動アドレス
を識別すると、主プロセッサ１２は関連するデータを活
動メモリ１４からそのまま検索する。所定の読み出し要
求に対して制御器２４がデータＲＡＭ２０内のアドレス
を循環してその結果多数の活動アドレスが活動状態にな
ると、多数の関連するデータ語が使用可能になる。次に
各活動アドレスからの関連するデータをデータ路２６か
プロセッサ１２に蓄積する。
【００２７】図４の実施態様では活動アドレスを用いて
書き込みを行うため、データ路２６によって増分／減分
を行うことができる。活動アドレスに書き込み中に、そ
の活動アドレスに関連するデータを読み出して上に述べ
たように増分し、新しいデータをデータＲＡＭ１０内の
同じ位置に再び書き込む。
【００２８】この発明とその利点について詳細に説明し
たが、特許請求の範囲に定義したこの発明の精神と範囲
から逸れることなく、各種の変更、代替、変形を行うこ
とができるものである。
【００２９】以上の説明に関して更に以下の項を開示す
る。 （１） メモリシステムであって、プロセッサと、前記
プロセッサに結合する活動メモリであって、複数の可能
アドレスを記憶する第１メモリと、前記プロセッサから
受ける実際のアドレスを記憶する第２メモリと、前記第
１メモリに記憶する前記可能アドレスの少なくとも一つ
の活動アドレスを、前記第２メモリに記憶する前記実際
のアドレスの関数として識別する回路と、を備える活動
メモリと、を備えるメモリシステム。
【００３０】（２） 前記活動メモリは前記少なくとも
一つの活動アドレスを前記プロセッサに与える回路を含
み、前記プロセッサは前記少なくとも一つの活動アドレ
スを持つ関連するシステムメモリをアドレスする、第１
項記載のメモリシステム。 （３） 識別のために前記可能アドレスの前記一つを前
記第１メモリから前記回路に移し、識別のために前記実
際のアドレスを前記第２メモリから前記回路に移す動作
を制御する制御回路を更に含む、第１項記載のメモリシ
ステム。 （４） 識別のための前記回路は、前記実際のアドレス
のハミング距離内の少なくとも一つの前記可能アドレス
を識別することによって前記少なくとも一つの活動アド
レスを識別する、第１項記載のメモリシステム。
【００３１】（５） 前記制御回路は、識別のために前
記可能アドレスの前記一つを前記第１メモリから前記回
路に移す第１メモリ読み出し／書き込み回路と、識別の
ために前記実際のアドレスを前記第２メモリから前記回
路に移す第２メモリ読み出し／書き込み回路と、識別の
ために前記可能アドレスの前記一つを前記回路に順次移
す動作と、識別のために前記実際のアドレスを前記回路
に移す動作を制御する、前記第１および第２読み出し／
書き込み回路に結合する制御器と、を備える、第３項記
載のメモリシステム。
【００３２】（６） 前記制御器は前記第２メモリに記
憶する制御命令に従って動作する、第５項記載のメモリ
システム。 （７） 前記第１読み出し／書き込み回路に結合して前
記可能アドレスを前記プロセッサから前記第１メモリに
選択的に移す第１入力／出力回路と、前記第２読み出し
／書き込み回路に結合して前記実際のアドレスを前記プ
ロセッサから前記第２メモリに選択的に移す第２入力／
出力回路を更に備える、第５項記載のメモリシステム。 （８） 前記活動メモリを単一装置として作り、前記単
一装置は選択した不活動メモリ装置のピン構成と互換性
のあるピン構成を持つ、第１項記載のメモリシステム。
【００３３】（９） カナーバメモリシステムであっ
て、プロセッサと、前記プロセッサから受ける活動アド
レスでそれぞれアクセスすることのできる複数のデータ
記憶要素を備えるシステムデータメモリと、単一装置と
して作る活動メモリであって、前記プロセッサから移す
複数のアドレス語を記憶するデータメモリと、前記アド
レス語を前記データメモリと第１内部バスとの間に選択
的に移すデータメモリ制御回路と、前記プロセッサから
移す制御語と実際のアドレス語を記憶する同報メモリ
と、前記制御語と前記実際のアドレス語を前記同報メモ
リと第２内部バスとの間で選択的に移す同報メモリ制御
回路と、前記データメモリに記憶する前記アドレス語の
一つから、前記同報メモリに記憶する前記実際のアドレ
ス語のハミング距離内にある少なくとも一つの前記活動
アドレスを選択するデータ路と、前記少なくとも一つの
活動アドレス語を前記プロセッサに結合する回路と、前
記同報メモリから検索した前記制御語の一つに応答し
て、前記アドレス語を前記データメモリから前記第１バ
スを通して前記データ路に順次移す動作と、 前記実際
のアドレスを前記第２バスを通してデータ路に移す動作
を制御する制御器と、を備える活動メモリと、を備える
カナーバメモリ。
【００３４】（１０） 前記アドレス語を前記プロセッ
サから前記第１内部バスを通して前記データメモリに移
す動作を制御するデータメモリ入力／出力回路を更に備
える、第９項記載のカナーバメモリシステム。 （１１） 前記実際のアドレス語を前記プロセッサから
前記第２内部バスを通して前記同報メモリに移す動作を
制御する同報メモリ入力／出力回路を更に備える、第９
項記載のカナーバメモリシステム。
【００３５】（１２） 結合するための前記回路は前記
データメモリ入力／出力回路を備える、第１０項記載の
カナーバメモリ。 （１３） 結合するための前記回路は前記同報メモリ入
力／出力回路を備える、第１１項記載のカナーバメモ
リ。
【００３６】（１４） メモリシステムであって、プロ
セッサと、前記プロセッナに結合する活動メモリであっ
て、各前記アドレスに関連する複数の可能アドレスとデ
ータを記憶するデータメモリと、前記プロセッサから受
ける実際のアドレスを記憶する同報メモリと、前記デー
タメモリに記憶する前記アドレスから、前記同報メモリ
に記憶する前記実際のアドレス語のハミング距離内にあ
る実際のアドレスを識別する回路と、前記活動アドレス
に関連する前記データメモリに記憶する前記データにア
クセスする回路と、識別のために前記アドレス語を前記
データメモリから前記回路に移す動作と、 識別のため
に前記実際のアドレスを前記同報メモリから前記回路に
移す動作を 制御する制御器と、を備える活動メモリ
と、を備えるメモリシステム。
【００３７】（１５） 前記データメモリから前記活動
アドレスに関連する前記データを検索する回路を更に備
える、第１４項記載のメモリシステム。 （１６） 前記プロセッサから受けるデータ語に従って
前記活動アドレスに関連する前記データを書き込み中に
修正する回路を更に備える、第１４項記載のメモリシス
テム。
【００３８】（１７） 書き込み中に修正する前記回路
は、前記プロセッサから受ける対応する論理１に従って
前記活動アドレスに関連するデータの少なくとも１ビッ
トを増分し、前記プロセッサから受ける対応する論理０
に従って前記ビットを減分する、第１６項記載のメモリ
システム。 （１８） 書き込み中に修正する前記回路は、実際のア
ドレスに関連する前記データの前記ビットを検索し、前
記少なくとも１ビットを増分または減分し、修正した前
記ビットを前記データメモリに書き込む、第１７項記載
のメモリシステム。
【００３９】（１９） カナーバメモリを作る方法であ
って、活動メモリ装置内の第１組の記憶位置に複数の可
能アドレスを記憶し、前記活動メモリ装置内の第２組の
記憶位置に実際のアドレスを記憶し、活動メモリ装置の
回路を用いて、第１組の記憶位置に記憶する複数の可能
アドレスからの活動アドレスを第２組の記憶位置に記憶
する実際のアドレスの関数として識別し、前記活動メモ
リ装置で識別した活動アドレスを用いてシステムデータ
記憶メモリをアドレスする、段階を含む方法。 （２０） 活動アドレスを識別する前記段階は、前記実
際のアドレスのハミング距離内にある可能アドレスの一
つを識別する段階を含む、第１９項記載の方法。
【００４０】（２１） プロセッサ１２とプロセッサ１
２に結合する活動メモリ装置１４を備えるメモリシステ
ム１０を提示する。活動メモリ１４は、複数の可能アド
レスを記憶する第１メモリ２０と、プロセッサ１２から
受ける実際のアドレスを記憶する第２メモリ２２を備え
る。第１メモリ２０に記憶する可能アドレスから少なく
とも一つの活動アドレスを、第２メモリ２２に記憶する
実際のアドレスの関数として識別する回路２６を提示す
る。
【００４１】注意 （Ｃ） 版権、＊Ｍ＊テキサスインスツルメント社、１
９９３年。この発明の資料の開示の一部は、版権保護に
従う材料を含む。この版権およびマスクワークの所有者
は、米国特許および商標局で見ることのできる特許資料
または特許開示、特許ファイルまたは記録を、いかなる
人でも複写することに異議はないが、その他の場合はそ
の版権とマスクワークの全ての権利を保留する。
【００４２】関連出願の相互参照 次の共同譲渡の特許と出願を参考文献としてここに示
す。 米国特許出願番号０７１ 、代理
人明細番号３２３５０−７１４、（ＴＩ−１３４３
８）、「分散処理の装置、システム、方法」、申請、 米国特許出願番号０７１ 、代理
人明細番号３２３５０−７１５、（ＴＩ−１３４３
９）、「分散処理の装置、システム、方法」、申請、 米国特許出願番号０７１ 、代理
人明細番号３２３５０−７１７、（ＴＩ−１３４４
１）、「分散信号処理の装置、システム、方法」、申請
。
【図面の簡単な説明】 この発明とその利点を完全に理解するために、以下の図
面と共に説明を参照していただきたい。
【図１】この発明の概念を表すメモリシステムの基本的
ブロック図。
【図２】図１に示す活動メモリの詳細な機能ブロック
図。
【図３】図２に示すデータ路内で実現する回路の一部の
略図。
【図４】この発明の概念を表す第２メモリシステムの機
能ブロック図。
【符号の説明】 １０ カナーバメモリシステム １２ 主プロセッサ １４ 活動メモリ装置 １５ システムデータメモリ １６，１７ データバス １８，１９ アドレスバス ２０ データＲＡＭ ２２ 同報ＲＡＭ ２４ 制御器 ２６ データ路 ２８ 行アドレス復号回路 ３０ 行アドレスマルチプレクサ ３２ 第１段復号（列アドレス）回路 ３３ マルチプレクサ ３４ 列アドレスマルチプレクサ ３６ 入力／出力回路 ３８ 内部バス ４０ 行アドレス復号回路 ４２ 行アドレスマルチプレクサ ４４ 第１段（列）復号回路 ４５ マルチプレクサ ４６ 行アドレスマルチプレクサ ４８ 入力／出力回路 ５０ 内部バス ５２ 排他的ＯＲゲート ５４ 計数／比較回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バサバラジ パワテ アメリカ合衆国テキサス州ダラス，ブレン トリッジ コート 10108 (72)発明者 ジョージ アール．ドッディントン アメリカ合衆国バージニア州マックリー ン，フォレスト ビラ レーン 1566 (72)発明者 ウオーレン エル．ビーン アメリカ合衆国テキサス州オースチン，ジ ョー セイヤーズ アベニュー 5310，ア パートメント 118

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】メモリシステムであって、 プロセッサと、 前記プロセッサに結合する活動メモリであって、 複数の可能アドレスを記憶する第１メモリと、 前記プロセッサから受ける実際のアドレスを記憶する第
    ２メモリと、 前記第１メモリに記憶する前記可能アドレスの少なくと
    も一つの活動アドレスを、前記第２メモリに記憶する前
    記実際のアドレスの関数として識別する回路と、を備え
    る活動メモリと、を備えるメモリシステム。
  2. 【請求項２】カナーバメモリを作る方法であって、 活動メモリ装置内の第１組の記憶位置に複数の可能アド
    レスを記憶し、 前記活動メモリ装置内の第２組の記憶位置に実際のアド
    レスを記憶し、 活動メモリ装置の回路を用いて、第１組の記憶位置に記
    憶する複数の可能アドレスからの活動アドレスを第２組
    の記憶位置に記憶する実際のアドレスの関数として識別
    し、 前記活動メモリ装置で識別した活動アドレスを用いてシ
    ステムデータ記憶メモリをアドレスする、段階を含む方
    法。
JP6151411A 1993-05-28 1994-05-30 カナーバメモリを作る装置、システム、方法 Pending JPH07282588A (ja)

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Application Number Priority Date Filing Date Title
US069048 1993-05-28
US08/069,048 US5390139A (en) 1993-05-28 1993-05-28 Devices, systems and methods for implementing a Kanerva memory

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JPH07282588A true JPH07282588A (ja) 1995-10-27

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ID=22086396

Family Applications (1)

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JP6151411A Pending JPH07282588A (ja) 1993-05-28 1994-05-30 カナーバメモリを作る装置、システム、方法

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US (1) US5390139A (ja)
EP (1) EP0626650A1 (ja)
JP (1) JPH07282588A (ja)
KR (1) KR940026949A (ja)
TW (1) TW256892B (ja)

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TW256892B (ja) 1995-09-11
US5390139A (en) 1995-02-14
KR940026949A (ko) 1994-12-10
EP0626650A1 (en) 1994-11-30

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