JPH02197171A - 静電誘導サイリスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、静電誘導サイリスタ及びその製造方法に関す
るものであり、大電力を制御する用途に特に適するもの
である。

「従来の技術］ 電力制御用の半導体装置としては、従来、バイポーラト
ランジスタ、ＭＯＳＦＥＴ、サイリスク、ＧＴＯ等が用
いられているが、中でも静電誘導サイリスクは高耐圧で
、大電流を制御でき、しがも高速動作が可能であるとい
う特徴を有しており、近年広く用いられている。

静電誘導サイリスタの従来例を第３図に示す。

これは、半導体基板の裏面側にアノードＡ、表面側にゲ
ートＧ、カソードＫを配置した表面ゲー１〜型の静電誘
導サイリスタである。このような半導体装置は、通常、
ウェハーと呼ばれる半導体基板に各種の工程を施し、ウ
ェハー上に多数の半導体装置を同時に形成した後、個々
のチップに切り出すことにより製造されることが一最的
である。切り出されたチップの外周部の断面は、特に意
図的に処理を施さない限り、第３図に示すような成り行
きの切断面となっており、この部分に存在するＰＮ接合
（破線で囲まれた部分）は、その切断面において、接合
の特性が著しく劣化している。このような場合、第３図
に示す静電誘導サイリスタのアノード・カソード間のＰ
Ｎ接合は逆阻止特性が劣ることになり、逆バイアス時に
相当量の漏れ電流が生じやすい。

［発明が解決しようとする課題］ ところで、静電誘導サイリスタは、通常、カソードを電
源の低電位側、アノードを電源の高電位側に接続し、ス
イッチングや増幅作用を行う装置であるが、駆動回路や
負荷回路の形式によっては、カソード間が高電位に、ア
ノード側が低電位になる動作状悪が存在する。このよう
な逆バイアス状態のときに、前述したようなアノード・
カソード間のＰＮ接合に相当量の逆漏れ電流が流れると
、静電誘導サイリスタの内部で大きな電力損失が発生し
、発熱を引き起こし、素子破壊に至る危険性がある。

このような事態を防止するためには、第４図に示すよう
に、静電誘導サイリスタＱと並列に逆向きのダイオード
Ｄを外付けして、意図的にバイパスを作って逆電流を流
す方法がある。他の方法としては、第５図に示すように
、チップ外周部のＰＮ接合面をエツチングや研磨等の方
法で滑らかな面とし、その上に保護膜６を形成すること
によって、逆漏れ電流を阻止し得る良好なＰＮ接合面を
形成する方法も考えられる。しかしながら、この方法は
複雑な工程を必要とする上、特性も不安定になりやすい
という欠点があった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、アノード・カソード間ＰＮ接合
の逆阻止特性を良好とし、且つ容易に作成できて特性の
安定性が期待できる静電誘導サイリスタの構造と製造方
法を提供することにある。

［課題を解決するための手段］ 本発明にあっては、上記の課題を解決するために、第１
図に示すように、半導体基板の裏面に第１導電型の第１
層（１層１）を有し、第１層との接きを有する基板表面
側の第２導電型の第２層（Ｎ層２）を有し、第１層と連
続し第２層を分離する第１導電型の第３層（１層３）を
有し、第２層の表面部に離間して形成された第１導電型
の第４層（Ｐ層）４を有し、半導体基板の裏面に接続し
た第１電極（アノードＡ）と、第４層に挟まれた第２層
の表面に接続した第２電極（カソードＫ　）と、第４層
に接続した第３電極（ゲートＧ）とを少なくとも有する
ことを特徴とするものである。

さらに、本発明にあっては、上記構造の静電誘導サイリ
スタを製造するために、第２図（ａ）〜（ｄ）に示すよ
うに、 （ａ）第１導電型の半導体基板（１層１）と、第２導電
型の半導体基板（Ｎ層２）を形成し、第２導電型の半導
体基板に第１導電型の第３層（１層３）又は第３層の一
部を形成し、 （ｂ）第１導電型の半導体基板と第２導電型の半導体基
板を貼り合わせて、貼合半導体基板を作成し、 （Ｃ）この貼合半導体基板に必要に応じて第３１２１（
１層３）を追加形成すると共に、第１導電型の第４層（
Ｐ層４）を形成し、 （ｄ）次いで、第１電極（アノードＡ）、第２電極（カ
ソードＫ）、第３電極（ゲートＧ）を形成する工程を少
なくとも含むものである。

［作用］ 本発明にあっては、このように、チップの外周部が第１
層（ＰＮｌ）と接続された第３７！ｊ（Ｎ層３）によっ
て覆われているため、外周部の断面部にはＰＮ接合が存
在しない。そして、第１層（Ｐａｌ）と第３層（Ｎ層３
）とのＰＮ接合の端部は半導体基板表面に形成されてお
り、半導体基板表面及び表面上に形成される絶縁性の保
護１１Ｒ５は極めて安定であり、そこに逆阻止特性の良
好なＰＮｉ合を形成することは、−ｉ的に極めて容易で
ある。したがって、このような構成によって、アノード
・カソード間の逆阻止特性の良好な静電誘導サイリスタ
が得られる。

さらに、このような構成の静電誘導サイリスタを製造す
るに当たっては、類似の装置を得るに際して通常用いら
れている方法、例えば、不純物の熱拡散法やエピタキシ
ャル成長法で予め１層１と８層２を形成した半導体基板
に対して表面側から１層３を形成する方法も考え得るが
、これらの方法は、８層２が薄い場合にのみ有効である
。耐圧が５００■以上の高耐圧素子においては、８層２
の厚みは１００μｍ程度又はそれ以上必要とされるため
、熱拡散法では、数日にわたる熱処理工程が必要である
。さらに、この熱処理工程の間に、ＰＲｌから８層２へ
の拡散も進行するため、８層２の厚さは実質的に減少す
ることになり、所望のｆｉＩｉ造を得るのは現実的には
困難である。一方、本発明の製造方法では、予め、１層
３を形成したカソード側の半導体基板を用いて、アノー
ド側の半導体基板に貼り付けるため、深い拡散を形成す
る困難さや、それによって生じる不純物層のせり上がり
等の問題を解消できるものである。

［実施例］ 第１図は本発明の一実施例の断面図である。単結晶シリ
コン等からなる半導体基板には、裏面側に１層１が形成
され、表面側に８層２が形成され、チップ周辺の断面部
には１層１と連続した１層３が形成され、１層３と８層
２とのＰＮ接合端は、半導体基板の表面部に形成される
。Ｎ層１の表面には、複数の離間された１層４が形成さ
れ、１層４に挟まれた８層２の表面部にはカソードＫが
接続される。アノードＡは半導体基板裏面の１層１に、
ゲートＧは半導体基板表面の１層４にそれぞれ接続され
る。

上記構造の静電誘導サイリスタにおいては、アノード・
カソード間のＰＮ接合端を半導体表面に安定に形成でき
るので、良好な逆阻止特性が得られる。

第２図（ａ）〜（ｄ）は本発明の製造方法の一実施例を
示している。以下、各工程についてそれぞれ説明する。

（ａ）低抵抗のＰ型半導体基板（１層１）と、高耐圧に
適した高抵抗のＮ型半導体基板（８層２）を用窓し、Ｎ
型半導体基板（８層２）については、その周辺部に不純
物拡散等により１層３の一部を形成しておく。

（ｂ）これら２枚の半導体基板（１層１，８層２）は、
貼り付けるべき面を慎重に洗浄し、凹凸や異物を除去し
、貼り合わせ、数百度乃至千度程度の高温中に保持して
、貼り合わせ面の接合を行う。

（ｃ）この貼付半導体基板に対して、表面側から不純物
拡散により１層３を追加形成し、また、ゲートＧとなる
複数の１層４を形成する。

（ｄ）次いで、表面側にシリコン酸化膜のような保護膜
５を形成すると共に、アノードＡ、カソードＫ、ゲート
Ｇの各電極を接続する。

これによって、アノード・カソード間のＰＮ接合端は、
表面側の保護膜５で覆われた状態となり、良好な逆阻止
特性が安定して得られる。

なお、実施例では第１導電型をＰ型、第２導電型をＮ型
としたが、第１導電型をＮ型、第２導電型をＰ型として
も良いことは言うまでもない。

「発明の効果コ 本発明の静電誘導サイリスタにあっては、上述のように
、アノード・カソード間のＰＮ接合端がチップ断面には
存在せず、半導体基板表面上に存在するため、アノード
・カソード間のＰＮ接合を逆漏れ電流の少ない良好な接
合とすることができるという効果がある。これによって
、静電誘導サイリスタの逆阻止特性を向上させることが
でき、従来、応用回路によっては必要とされていた外付
けの逆並列ダイオードを不要とすることができるという
利点がある。

また、本発明の製造方法にあっては、第２導電型の半導
体基板に第１導電型の第３層又は第３層の一部を形成し
た後、第１導電型の半導体基板と貼り合わせることによ
り、チップ断面にＰＮ接合端が露出しない上記の構造の
静電誘導サイリスタを容易に製造することができ、長時
間の熱拡散工程を必要としないので、製造工程中におい
て、他の構造パラメータの変動を最小限に抑えることが
できるという効果がある。また、第１導電型及び第２導
電型の半導体基板の厚さを自由に設定できるので、特に
高耐圧の静電誘導サイリスクを容易に提供できるという
効果がある。

【図面の簡単な説明】

第１図は本発明に係る静電誘導サイリスタの断面図、第
２図（ａ）乃至（ｄ）は本発明に係る静電誘導サイリス
タの製造方法を示す断面図、第３図は従来の静電誘導サ
イリスタの断面図、第４図は同上の一使用例を示す回路
図、第５図は従来の他の静電誘導サイリスタの概略構成
を示す断面図である。 １はＰ層、２はＮ層、３はＰ層、４はＰ層、Ａはアノー
ド、Ｋはカソード、Ｇはゲートて゛ある。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の裏面に形成された第１導電型の第１
   層と、半導体基板の表面に形成され第１層との接合を有
   する第２導電型の第２層と、第１層と連続し第２層を分
   離する第１導電型の第３層と、第２層の表面部に離間し
   て形成された第１導電型の第４層と、半導体基板の裏面
   に接続した第１電極と、第４層に挟まれた第２層の表面
   に接続した第２電極と、第４層に接続した第３電極とか
   ら少なくとも構成されることを特徴とする静電誘導サイ
   リスタ。
2. （２）第１導電型の半導体基板と、第２導電型の半導体
   基板を形成し、第２導電型の半導体基板に第１導電型の
   第３層又は第３層の一部を形成した後、第１導電型の半
   導体基板と第２導電型の半導体基板を貼り合わせて貼合
   半導体基板を形成し、貼合半導体基板における第２層の
   表面部に第１導電型の第４層を離間して形成し、貼合半
   導体基板における第１層の裏面部に第１電極を接続し、
   第４層に挟まれた第２層の表面に第２電極を接続し、第
   ４層に第３電極を接続することを特徴とする静電誘導サ
   イリスタの製造方法。