JPH0219667B2 - - Google Patents

Description

【発明の詳細な説明】

発明の関連する技術分野 ２つの同時伝送チヤネルを介して各部分フレー
ム内でデータ列が時間順次に伝送され且つ各部分
フレームの初めに複数ビツトの同期語が伝送さ
れ、部分フレームは伝送チヤネルに対して、差動
−デイジタル位相変調された（Ｄ−PSK）高周
波信号の周波数変換（アツプコンバータおよびダ
ウンコンバータ）の違いに起因して入換わつて現
われることがある、例えば衛星通信用のデイジタ
ル信号伝送装置に関する。 従来技術とその問題点 衛星通信では、コヒーレントなまたは差動−４
相PSK変調のようなデイジタル符号化伝送原理
が公知である。コヒーレントな（同期検波方式
の）４相PSK変調の欠点復調時の（曖味さ）に
ある。差動ないし遅延検波方式の４相PSK変調
の欠点は、誤りの相加が起こることにある。しか
し差動−４相PSK復調ではコヒーレントな４相
PSK復調とは逆に、正確に極性づけられたビツ
ト流を検出できる。しかし、周波数変換のために
ミクサ段が用いられ、そのミクサ発振周波数が有
効周波数よりも大きい場合、チヤネル割当てに関
して不明瞭にる可能性がある。また、有効周波数
り大きいミクサ発振周波数を有するミクサ段が奇
数個用いられている場合、受信信号のスペクトル
に反転が起こる。 発明の目的 本発明の目的は、使用されているミクサ段の数
およびミクサ発振周波数の大きさに関係なく、２
つの同時伝送チヤネルを所属の部分フレームに明
確に割当てることが出来るようなデイジタル信号
伝送装置を提供することにある。 発明の構成 この目的は本発明によれば、冒頭に述べた形式
のデイジタル信号伝送装置において、次のような
構成とすることにより達成される。即ち、第１の
部分フレームに対して第１の同期語が用いられ、
第２の部分フレームに対して別の同期語が用いら
れており、受信機において同期語デコーダを用い
た同期語サーチ過程の際にチヤネル属性を示す制
御信号が発生され、部分フレームはチヤネル切換
段を介して所属の接続のデイジタル信号を信号処
理段に供給する構成とすることによつて達成され
る。 本発明の解決法では、両伝送チヤネルに対して
互いに異なる同期語を用い、この同期語を１フレ
ーム長の間にサーチする。差動−４相PSK復調
では２つのチヤネルのビツト流が正しい極性で発
生されるが、なおこれらビツト流が入換わつてい
る可能性があるので、少なくとも１つのサーチ過
程後に、到来した部分フームの位置が推定され、
これらが、必要な場合入換えられて、後続の処理
回路に供給される。 実施例 次に本発明の実施例を図面に基き詳細に説明す
る。 下記の表は、コヒーレントなおよび差動式の４
相PSK復調の曖味さを説明するものである。

【表】 最初の４つの出力信号は、スペクトル反転を行
わないミクサ段かまたはスペクトル反転を行う偶
数個のミクサ段を備えた前記の伝送区間における
任意の数のミクサ段の場合に生ずる。後の４つの
出力信号は、奇数個のスペクトル反転を行うミク
サ段の場合に生ずる。 同期語として第１の部分フレームＡに対して、
ビツト列“111 0001 0010”を有する１つのバー
カー符号語（Barker Codewort）が用いられる。
第２の部分フレームＢに対してはこの同期語を反
転させた、ビツト列“0001110 1101”を有する１
つの符号語が用いられる。 第１図は４相PSK受信機の原理回路を示す。
４相PSK変調された高周波信号はアンテナ４６
を介して周波数変換器４７に供給される。周波数
変換器には中間周波数増幅器４８が接続されてお
り、その出力信号は４相PSK復調器４９に供給
される。ここでは前述のような出力信号の曖味さ
が生ずる可能性がある。後続の補正回路５０がこ
の曖味さを取り除く。この補正回路の実施例を第
２図および第３図に示す。補正回路には、両方の
同時伝送チヤネルA′，B′用のデイジタル信号処
理段５１が接続されている。 第２図はチヤネル切換段２３を有する同期語検
出回路を示す。部分フレームＡ，Ｂはｎ段シフト
レジスタ１，４のうちの各々の入力側に供給さ
れ、その際シフトレジスタ１，４の長さは同期語
の長さに一致する。サーチ過程の開始時に、シフ
トレジスタ１，４ならびに２つのＤフリツプフロ
ツプ１１，１２がパルスMCRによつてリセツト
される。シフトレジスタ１，４はｎ本の出力線を
有する。シフトレジスタ１ないし４のｎ本の出力
線はデコーダ２，３ないし５，６に並列に接続さ
れている。デコーダ２および５は、シフトレジス
タ１，４を通過した部分フレームＡ，Ｂの最初の
同期語をサーチし、デコーダ３，６は部分フレー
ムＡ，Ｂの第２の同期語をサーチする。同時に生
ずる第１または第２の同期語が見つかり次第、ゲ
ート７またはゲート８が導通する。ゲート７およ
び８の出力側ゲート９，１０を介してＤフリツプ
フロツプ１１，１２のクロツク入力側CK１０に
接続されている。Ｄフリツプフロツプ１１の反転
出力側とクロツク信号CKとはゲート１０の別
の入力側に接続されている。部分フレームＡ，Ｂ
が入換わつていないとき、ゲート７の出力信号が
次のクロツク信号CKでＤフリツプフロツプ１２
に転送される。Ｄフリツプフロツプ１２はセツト
され、その出力情報である論理“１”を用いて部
分フレームＡをゲート１４，１８を介してチヤネ
ル切換段２３の出力側A′に導通させ且つ部分フ
レームＢをゲート１７，１９を介して出力側
B′に導通させる。 部分フレームＡ，Ｂが入換わつて検出される
と、Ｄフリツプフロツプ１２はセツトされない。
ゲート８からのＨレベルパルス（理論１）はゲー
ト９を介してゲート１０の入力側に達する。Ｄフ
リツプフロツプ１１の入力側２５には固定的に論
理“１”が加わるようになつている。反転出力側
Ｑはサーチ過程の開始時に論理“１”になる。次
のクロツクパルスCKで、ゲート１０が導通し、
Ｄフリツプフロツプ１１がセツトされる。Ｄフリ
ツプフロツプ１１の出力側には従つて論理
“０”が現われ、論理“０”はゲート１０を持続
的に遮断する。 Ｄフリツプフロツプ１２は、クロツクパルス
CK１０によりゲート７の信号レベルの転送を開
始させ、その結果Ｄフリツプフロツプ１２の出力
側に論理“０”が現われる。するとインバータ１
３を介して、ゲート１５，１８ないし１６，１９
が導通する。部分フレームＡはチヤネル切換段２
３の出力側B′に達し、部分フレームＢは出力側
A′に達する。 第３図は、チヤネル切換段２４を備えた別の同
期語検出回路を示す。受信機が投入接続される
と、パルスMCRによりシフトレジスタ３２，３
３，３９，４３とカウンタ４０とがリセツトされ
る。部分フレームはゲート２６，２９の各々一方
の入力側に供給され、部分フレームＢはゲート２
７，３０の各々一方の入力側に供給される。ゲー
ト２９，３０の他方の入力側はｑ段から成るシフ
トレジスタ４３（有利にはｑ＝１）の１つの出力
側ｑと接続されており、ゲート２７，２９の他
方の入力側インバータ４４介して同じく出力側
ｑと接続されている。シフトレジスタ４３は最初
にパルスMCRによりセツトされているので、シ
フトレジスタ４３の出力側ｑには論理“１”が
現われる。ゲート２６は部分フレームに対して開
らき、ゲート３０は部分フレームＢに対して開ら
く。部分フレームＡ，Ｂはさらに各々ゲート２８
ないし３１を介して出力側A′ないしB′に供給さ
れ、且つシフトレジスタ３２，３３に供給され
る。このｎビツト長のシフトレジスタ３２，３３
は、そのシフト段の数が同期語のビツト数に相当
し、ｎ個の出力線を有しており、これら出力線が
デコーダ３４，３５に接続されている。その際デ
コーダ３４は部分フレームＡの同期語をデコーデ
イングし、デコーダ３５は部分フレームＢの同期
語をデコーデイングする。 デコーダ３４，３５は同期語を見つけると、そ
の出力側が論理“１”になる。両部分フレーム
Ａ，Ｂにおいて同時に１つの同期語が見つけ出さ
れると、ゲート３６が導通して次に生ずるクロツ
クCKの時点でカウンタ４０に所定の値、有利に
は“０”を加える。さらにゲート３７を介して、
このゲート３７の他方の入力側にクロツクCKが
加わると、有利には２段のシフトレジスタ３９に
論理値“１”が加わる。シフトレジスタ３９の入
力側３８には固定的に論理“１”が加わつてい
る。シフトレジスタ３９の反転出力側ｐはサー
チ過程の始めに論理“１”にある。カウンタ４０
の出力側はデコーダ４１に接続されており、デコ
ーダはロードパルスより少なくとも３クロツク後
における計数状態を検出する。 カウンタ４０の計数値が検出されると共に、ゲ
ート４２がデコーダ４１の出力信号によつて導通
され、帰還接続されたシフトレジスタ４３に記憶
される。これによりシフトレジスタ４３の反転出
力側ｑは論理“０”になる。インバータ４４は
部分フレームＡ，Ｂをゲート２７，２９の入力側
において切換える作用をする。部分フレームＡの
同期語はデコーダ３５においてデコーデイングさ
れる。同期語が見つからない場合、１フレーム
長、例えば320クロツク後に、デコーダ４１から
論理“１”が送出され、帰還接続されたシフトレ
ジスタ４３を介して再び１つの切換命令が出され
る。このような試験により（この試験は何度も行
なえる）、到来した部分フレームＡ，Ｂの、デイ
ジタル信号処理段５１との正しい対応関係が得ら
れる。 試験の間に両部分フレーム中に同時にもう１度
１つの同期語が生ずると、シフトレジスタ３９が
再び論理値“１”を記憶される。このシフトレジ
スタ３９の長さに応じて試験の数が決められる。
入力側３８に加わつた信号が複数回行なわれる試
験によつてシフトレジスタ３９を通過してその出
力側ｐにシフトされると、ゲート４２が持続的
に遮断される。同時に出力側STにインバータ４
５を介して制御信号が加わり、この制御信号によ
り、後続の回路５１は、出力側A′，B′に導通接
続された部分フレームＡ，Ｂを処理し始める。 切換過程への部分フレームＡ，Ｂのビツト流の
整合のたに遅延素子を付加的に設けることができ
る。例えばこの為にシフトレジスタ１，４；３
２，３３の他の出力側を用いることができる。 発明の効果 本発明のデイジタル信号伝送装置は、使用され
ているミクサ段の数およびミクサ発振周波数の大
きさに関係なく、２つの同時伝送チヤネルを所属
の部分フレームに明確に割当てることが出来る。

【図面の簡単な説明】

第１図は４相PSK受信機のブロツク回路図、
第２図はチヤネル切換段を有する同期語デコーダ
のブロツク回路図、第３図は別の同期語デコーダ
の実施例のブロツク回路図である。 Ｉ，Ｑ……伝送チヤネル、Ａ，Ｂ……部分フレ
ーム、１，２，３；４，５，６……同期語デコー
ダ、２３，２４……チヤネル切換段、５１……信
号処理段。

Claims (1)

1. 【特許請求の範囲】 １ ２つの同時伝送チヤネルＩ，Ｑを介して各部
   分フレームＡ，Ｂ内でデータ列が時間順次に伝送
   され且つ各部分フレームＡ，Ｂの初めに複数ビツ
   トの同期語が伝送され、部分フレームＡ，Ｂは伝
   送チヤネルＩ，Ｑに対して、差動−デイジタル位
   相変調されたＤ−PSK高周波信号のアツプ周波
   数変換またはダウン周波数変換方法にしたがつて
   入換わつて現われることがある、デイジタル信号
   伝送装置において、第１の部分フレームＡに対し
   て第１の同期語が用いられ、第２の部分フレーム
   Ｂに対して別の同期語が用いられており、受信機
   において同期語デコーダ１，２，３；４，５，６
   を用いた同期語サーチ過程の際にチヤネル属性を
   示す制御信号が発生され、部分フレームＡ，Ｂは
   チヤネル切換段２３，２４を介して所属の後続の
   デイジタル信号を信号処理段５１に供給すること
   を特徴とする、デイジタル信号伝送装置。 ２ 第１の同期語として、ビツト列“1110001
   0010”を有するバーカー符号語が用いられる特許
   請求の範囲第１項記載のデイジタル信号伝送装
   置。 ３ 第２の同期語として、ビツト列“0001110
   1101”を有する反転バーカー符号語が用いられる
   特許請求の範囲第１項記載のデイジタル信号伝送
   装置。 ４ 各部分フレームＡ，Ｂが各々２つのデコーダ
   ２，３；５，６に供給される特許請求の範囲第１
   項記載のデイジタル信号伝送装置。 ５ 第１のデコーダ２，５が第１の同期語をデコ
   ーデングし、第２のデコーダ３，６が他方の同期
   語をデコーデングする特許請求の範囲第４項記載
   のデイジタル信号伝送装置。 ６ デコーデイングの結果が１つのメモリ１２に
   記憶され、該メモリ１２の出力側がチヤネル切換
   段２３を制御する特許請求の範囲第５項記載のデ
   イジタル信号伝送装置。 ７ メモリ１２が、デコーダ入力側に同時に両同
   期語が加わつたときにセツトされる特許請求の範
   囲第６項記載のデイジタル信号伝送装置。 ８ デコーデイングの結果がメモリ１２に記憶さ
   れると同時に、別の１つのメモリ１１に固定値２
   ５が記憶され、この別のメモリ１１の出力側が１
   つのゲート回路１０を介して、切換が更に行なわ
   れるのを阻止する特許請求の範囲第７項記載のデ
   イジタル信号伝送装置。 ９ 両部分フレームＡ，Ｂが１つのチヤネル切換
   段２４に供給され、該チヤネル切換段に同期語検
   出回路が接続されている特許請求の範囲第１項か
   ら第３項までのいずれか１項記載のデイジタル信
   号伝送装置。 １０ 各同期語に対して単に１つのデコーダ３
   ４，３５が設けられており、各デコーダ３４，３
   ５が、チヤネル切換段２４の各々１つの出力側と
   接続された各々１つのシフトレジスタ３２，３３
   の出力側と接続されている特許請求の範囲第９項
   記載のデイジタル信号伝送装置。 １１ 両デコーダ３４，３５のデコーデイング結
   果が生じ、同時に両部分フレームＡ，Ｂの同期語
   が生じ、且つ出力側A′，B′に対するその正しい
   割当てが行なわれると、カウンタ４０とシフトレ
   ジスタ３９とがロードされる特許請求の範囲第１
   ０項記載のデイジタル信号伝送装置。 １２ カウンタ４０の計数値が最高ｍであり、そ
   の際ｍは部分フレームＡ，Ｂのフレーム長に一致
   する特許請求の範囲第１１項記載のデイジタル信
   号伝送装置。 １３ カウンタ４０に接続されたデコーダ４１
   が、前記カウンタ４０の計数値から間隔を有する
   所定の計数値をデコーデイングする特許請求の範
   囲第１２項記載のデイジタル信号伝送装置。 １４ カウンタ４０の計数値からの間隔が少なく
   とも３である特許請求の範囲第１３項記載のデイ
   ジタル信号伝送装置。 １５ デコーダ４１の出力信号が、シフトレジス
   タ３９の出力側に接続されたゲート回路４２を介
   して、帰還接続されたｑビツトシフトレジスタ４
   ３をクロツク制御する特許請求の範囲第１４項記
   載のデイジタル信号伝送装置。 １６ シフトレジスタ４３がチヤネル切換段２４
   を制御する特許請求の範囲第１５項記載のデイジ
   タル信号伝送装置。 １７ シフトレジスタ３９の出力信号が少なくと
   も２つのクロツク入力の後にゲート回路４２を遮
   断してチヤネル切換段２４の次の切換を阻止する
   特許請求の範囲第１６項記載のデイジタル信号伝
   送装置。