SU1270899A1 - Кодек блочных кодов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, автоматике и телемеханике , к устройствам кодировани  и декод.ирова и  информации и может быть использовано в цифровых системах обработки и передачи дискретной информации . Изобретение позвол ет повысить достоверность декодировани  за счет устранени  начальной неоднозначности и скачков фазы произвольного пор дка. Кодек блочных кодов содержит М-кодеров, цифро-аналоговый преобразователь, канал св зи, аналого-цифровой преобразователь и М ступеней декодировани . Кажда  К-а  ступень декодировани , где К , содержит блок пам ти объемом п-(М + 2 - К) бит, где п - длина кодового слова, фазовращатель, выполQ ненньш в виде сумматора по модулю 2М-и-к элемент НЕ, первый и второй декодеры, элемент неравнозначность, два элемента пам ти,два счетчика, элемент сравнени  и коммутатор. Кажда  ступень, кроме М-ой, содержит логический анализатор и два элемента И. Логический анализатор ГО состоит из трех элементов НЕ, эле-ч мента 2И-ИЛИ, двух элементов И и о 00 двух элементов ИЛИ. 1 з.п. ф-лы, 4 ил. г (

Description

Изобретение относитс  к вычислительной технике, автоматике и телемеханике , к устройствам кодировани  и декодировани  информации и может быть использовано в цифровых системах обработки и., передачи дискретной информации.

Целью изобретени   вл етс  повыдостоверности д екодировани  за счет устранени  начальной неоднозначности и скачков фазы произвольного пор дка.

На фиг. 1 изображена функциональна  схема устройства; на фиг. 2 схема логического анализатора; на фиг. 3 - схема канала св зи, включающего систему цикловой синхронизащ и, на фиг. 4 - временные диаграммы работы устройства.

Кодек блочных кодов содержит М кодеров 1.1-1.М, цифроаналоговый преобразователь 2 (ЦАП), аналого-цифровой преобразователь 3 (АЦП), канал 4 св зи . Кажда  ступень декодировани  содержит блок 5 пам ти, объемом П(М + + 2 - К) бит (где п - длина кодового слова, К - номер ступени 1 - М), первый декодер 6, выполненньй в виде декодера фазируемых кодов, логический анализатор 7 (кроме М-й ступени), фазовращатель 8, выполненный в виде

.vl V 1/

сумматора по модулю 2 , элемент 9 неравнозначность, входы 10.1-10,М  вл ютс  входами устройства, вход 1 1  вл етс  первым управл ющим входом устройства, вход 12 - вторым управл ю1цим входом устройства, выходы 13.1-13,М - входом устройства, элемент 14 НЕ, второй декодер 15, идентичньш первому декодеру 6, два элемента 16 и 17 пам ти, два счетчика 18 и 19 импульсов, элемент 20 сравнени  и коммутатор 21. Кажда  ступень декодировани , кроме М-й,содержит также два синхронизатора 22 и 23,

Логический анализатор 7 (фиг. 2) представл ет собой комбинационную логическую схему и содержит первый элемент 24 НЕ, элемент 25 2И-ИЛИ., элементы 26 и 27 И, второй элемент 28 НЕ, два элемента 29 и 30 {ШИ, третий элемент 31 НЕ.

Канал 4 св зи, включающий систему цикловой синхронизации, изображен на фиг, 3, Синхронизаци  осуществл етс  с помощью коротких цикловых меток, размещенных во времени мелоду.

группами кодовых слов в информационном сигнале, поступающем на вход канала 4 св зи.

Канал 4 св зи состоит из элемента 32 управлени , фазового модул тора 33, линии 34 св зи, фазового демодул тора 35, второго усилител  36, генератора 37 ЦИКЛОВЕ Х меток, приемника 38 цикловых меток, двух генераторов 39 и 40 тактовых импульсов, делител  41 частоты, триггера 42, первого усилител  43, аналогового сумматора 44,

Триггер 42 и делитель 41 частоты вход т в состав элемента 32 управлени . Аналоговый сумматор 44 включен в состав канала 4 св зи дл  введени  в информационный сигнал цикловых .меток дл  чего один из его входов соединен с выходом генератора 37 цикловых меток. Первый усилитель 43 имеет коэффициент усилени  21Г/2 дл  того, чтобы сигнал на входе фазового модул тора 33 мен лс  в пределах от О до 2ТГ. На выходе фазового модул тора 33 в этом случае получаетс  сигнал, необходимый дл  передачи по линии 34 св зи. На выходе фазового де1хГодул тора 35 получаетс  сигнал, мен ющийс  от О до 2Ji, Второй усилитель 36 имеет коэффициент усилени  2 /(2J7) и необходим дл  того, чтобы сигнал на его выходе мен лс  в

Mt 1 пределах от О до 2

Работа кодека блочных кодов по сн етс  временными диаграммами сигналов в характерных точках схем ( фиг. 4)5 где указаны следующие синалы:

а)на входе 1-го кодера 1,1;

б)на входе М-го кодера 1.М;

в)на выходе генератора 37 циклвых метокJ

г)на выходе К-го )содера 1,К,

К 1,м;

д)на выходе аналогового сумматора 44;

е)на выходе приемника 38 цикловых меток

ж)на выходах деко,еров 1-й ступени;

з)на выхэдах 1-й с:тупени;

и) на выходах декодеров 2-й ступени;

к) на выходах 2-й ступени;

л) на втором выходе элемента 32 управлени ; м) на первом выходе элемента 32 управлени . Кодек блочных кодов работает следующим образом. Информационные сигналы поступают на входы 10.1,.,.,10.М кодеров 1.1, ..., 1 .М блочньт кодов (п, К;, dj,), i 1.М,где п - длина кода; К; - чис ло информационных символов, d - минимальное хеммингово рассто ние i-ro кода. Коды выбраны фазируемьгми и двоичными. Сигналы с выходов кодеров 1.1-1.М поступают на соответствующие входы ЦАП 2, на выходе которого образуетс  2 -ичный сигнал, отвечающий номеру передаваемого си-гнала на единичной окружности. При этом удельна  скорость переда ваемого сигнала в битах на символ равна Амплитуда сигнала с выхода ЦАП 2 нор мируетс  при помощи первого усилител  43 канала 4 св зи, чтобы соответствовать значению фазы передаваемого сигнала М-кратной фазовой манипул ции . После передачи группы 2 -ичных кодовых слов в канал 4 св зи (фиг.З) при помощи генератора 37 цикловых меток передаетс  коротка  метка дл  цикловой синхронизации, котора  объедин етс  с информационным сигналом в общий сигнал в аналоговом сумматоре 44. самым передаваемое в канал 4 кодовое слово jiMeeT вид матрицы АО .J| i - , J . Кажда  строка матрицы А соответствует елову кода (i-  строка соответствует i-му коду); каждый столбец матрицы А, соответствует в двоичном виде номеру передаваемой фазы на j-ом тактовом интервале. С выхода демодул тора 35 на входе второго усилител  36 получаетс -значение принимаемой фазы, отличающеес  От передаваемого за счет шумов линии 34 св зи и начальной неоднозначности 50 ра

фазы. На выходе усилител  36 формируетс  сигнал в диапазоне от О до 2 которьй поступает на вход АЦП 3.

Сигнал на выходах АЦП 3 сбответствует матрице Б J | , i 0,М, 55 j 1,п. Кажда  строка матрицы Б от первой до М-й соответствует прин тому слову i-ro кода (п, К|, d),

Claims (2)

1. с . Независимо от наличи  или отсутстви  Скачка фазы прин того сигнала в слове первого кода исправл етс  t (d ; - 2)/2 ошибок. После выбора минимального вектора ошибок по команде элемента 20 сравнени  через коммутатор 21 пропускаетс  именно этот вектор. а каждый столбец, за исключением символа &oi , соответствует жесткому значению номера прин той фазы. Символ oj указывает к какому из двух соседних возможных значений фазы ближе прин тый сигнал. Кроме того, за счет начальной неоднозначности фазы 2 -го пор дка каждьй столбец ,.у (без oj ) может быть повернут напосто нньй угол Т 2ТГ/2 ( Of 0, 1,2, 3, ...,). . Процесс декодировани  состоит из М шагов, осуществл емых в М последовательных ступен х декодировани  (фиг.1), при этом на К-м шаге (К 1,М) производитс  три операции: декодирование К-м кодом (п, Кц, обнаружение скачка фазы; коррекци  всего сигнала по результатам декодировани  и обнаружени  скачка. Если на первом шаге декодировани  () значение У четно, то дл  первого кода скачка фазы не происходит . Если же Y нечетно, то дл  первого кода происходит как бы обратна  работа, т.е. кодовое слово мен етс  на инверсное. В предлагаемом кодеке декодируетс  и само слово (п, К, d), кода и его инверсна  в идентичных декодерах 6 и 15. Затем векторы ошибок запоминаютс  в элементах 16 и 17 пам ти и одновременно поступают на счетчики 18 и 19, которые за п тактов вырабатывают в двоичной форме число, соответствующее числу ошибок. Далее с п-омощью элемента 20 сравнени  вьщел етс  вектор ошибок, имеющий минимальное число ошибок, который прибавл етс  к прин тому слову кода (п, К, dj) дл  нахождени  переданного слова. Если минимальным оказываетс  вектор ошибок с первого декодера 6, то в канале 4 св зи не было скачка фазы. Б противном случае минимальным будет вектор ошибок со второго декоде15 , и скачок фазы обнаруживаетПри помощи первого логического анализатора 7,1 производитс  анализ получае1чых сигналов и вьфабатываетс  решение,на какой угол следует повернуть весь сигнал по результатам декодировани  и обнаружени  скачка. При коррекции на первом шаге декодировани  решаютс  две задачи. Во первых, компенсируетс  замеченн:а  первым кодом ошибка, при этом сигнал переводитс  в ближайщий по значению oj . Во-вторых, компенсируетс  скачок фазы так, чтобы дл  следующего (второго) кода получалось либо правильное слово, либо его инверси . Дл  этого значение У. надо искусственно сделать четным. Значение требуемого поворота фазы вырабатываетс  в цифровой форме логическим анал затором 7.1, а сам поворот осуществ л етс  фазовращателем 8, на первые входы которого поступает столбец U ( без ), а на вторые - значение коррекции. Декодирование в следующих ступен х () осуществл етс  аналогично . При последнем декодировании () отсутствует необходимость кор рекции, поэтому в последней ступени отсутствует анализатор 7 и фазовращатель 8. Формула изобр.етени 1. Кодек блочных кодов, содержащий М кодеров, где М-кратность фазо вой манипул ции сигналов, входы которых   зл ютс  входами устройства, выходы подключены к соответствующим входам цифpoaнaлo oвoгo преобразова тел , выход которого через кан:ал св зи соединен с входом аналого-циф рового преобразовател  и М ступеней декодировани , кажда  из которых, кроме М-й ступени декодировани , содержит фазовращатель, кажда  ступень декодировани  содержит блок пам ти объемом-п «(М + 2 - К) бит, где п-длина кодового слова, К-номер ступени декодировани ,К 1 - М, первый декодер и элемент неравнозна ность, (К-1)-й выход блока пам ти соединен с первым входом элемента неравнозначность, выход которого  вл етс  выходом К-й ступени декоди ровани  устройства, вход первого декодера первой ступени соединен с первым выходом аналого-цифрового преобразовател , вход первого декодера каждой ступени с второй по М-ю соединен с К-м выходом фазовращател  предыдущей ступени декодировани , выходы аналого-цифрового преобразовател  подключены к ,соответствуюпд-1м входам блока пам ти первой ступени, выходы блока пам ти, кроме (К-1)-го выхода, каждой К-ой ступени, кроме М-ой, подключены к cooтвeтcтвyюш м входам фазовращател  той же ступени, выходы фазовращател  предыдущей ступени декодировани  подключены к соответствующим входам блока пам ти последующей ступени декодировани , отличающийс  тем, что, с целью повышени  достоверности декодировани  за счет устранени  начальной неоднозначности и скачков фазы произвольного пор дка, фазовращатель выполнен в виде сумматора по модулю 2 , в каждую ступень декодировани  введены элемент НЕ, второй декодер , первьм и второй элементы пам ти, коммутатор, счетчики импульсов и элемент сравнени , в каждую ступень декодировани , кроме М-ой, введены логический анализатор и синхронизаторы, в каждой ступени декодировани  первые и вторые входы элемента сравнени  подключены соответственно к соответствующим выходам первого и второго счетчиков импульсов , первые входы первого и второго счетчиков импульсов объединены и  вл ютс  первым управл ющим входом каждой ступени декодировани , вторые входы первого и второго счетчиков импульсов объединены соответственно с входами первого и второго элементов пам ти и подключены к выходам первого и второго декодеров, выходы первого и второго элементов пам ти подключены соответственно к первому и второму входам коммутаторов , К-й выход фазовращател  предыдущей ступени соединен через элемент НЕ с входом второго декодера последующей ступени декодировани , первые входы синхронизаторов объединены и  вл ютс  вторым управл ющим входом ступени декодировани , выход первого синхронизатора соединен свторым входом элемента Неравнозначность и первым входом логи1еского анализатора , второй вход которого объединен с управл ющим входом коммута- , тора и подключен к выходу второго синхронизатора, выход коммутатора подключен к второму входу первого синхронизатора5 третий вход логичес кого анализатора в К-ой ступени соединен с К-м выходом блока пам ти этой ступени, выходы подключены к управл ющим входам фазовращател , в М-ой ступени декодировани  выход элемента сравнени  соединен с управ л ющим входом коммутатора, выход торого подключен к второму входу элемента Неравнозначность,
2. 2. Кодек по п. 1, отличающийс  тем, что логический анализатор содержит элементы НЕ, элемент 2И-ШШ, элементы И и элемен ты ИЛИ, первый вход логического ана лизатора подключен к первому входу элемента 2И-1ШИ, первому входу первого элемента И и входу первого эле мента НЕ, выход которого соединен с вторымвходом элемента 2Р1-ИЛИ и первым входом второго элемента И, второй вход логического анализатора подсоединен непосредственно к вторым входам первого и второго элементов И соответственно, третьему входу элемента 2И-ИЛИ и через второй элемент НЕ - к четвертому входу элемента 2ИИЛИ , третий вход логического анализатора соединен непосредственно с п тым входом элемента. 2И-ШШ, третьим входом первого элемента И и через третий элемент НЕ - к третьему входу-аторого элемента И, выход которого соединен с первым входами первого и второго элементов ИЛИ, вторые входы которых подключены соответственно к выходам элемента 2И-КПИ и первого элемента И, выходы второго элемента И и элементов ИШ  вл ютс  выходами анализатора, /

   :

   J