JPH02196522A - デイジタル制御装置 - Google Patents
デイジタル制御装置Info
- Publication number
- JPH02196522A JPH02196522A JP1595589A JP1595589A JPH02196522A JP H02196522 A JPH02196522 A JP H02196522A JP 1595589 A JP1595589 A JP 1595589A JP 1595589 A JP1595589 A JP 1595589A JP H02196522 A JPH02196522 A JP H02196522A
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- analog input
- input device
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- signal
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- 238000000034 method Methods 0.000 claims abstract description 23
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 13
- 238000004886 process control Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、アナログ入力装置の自動校正が可能なディ
ジタル制御装置に関するものである。
ジタル制御装置に関するものである。
第４図は例えば特開昭６２−２５０７２２号公報に示さ
れた従来のディジタル制御装置を示すブロック図、第５
図はそのアナログ入力装置の詳細を示すブロック図であ
る。図において、（１）はアナログ入力装置で、（ＩＡ
）はプロセス信号毎に少なくとも１つ以上の基準信号を
発生する基準信号発生回路（ＩＤ）を備えたアナログ入
力回路、（ＩＢ）は増幅回路、（ＩＣ）はＡ／Ｄ変換回
路、（２）はＣＰＵ（３）はＲＯＭ、１４１はＲＡＭ、
（５）はアナログ入力回路へ信号を送ってアナログ入力
信号を所定の基準信号に切換えるディジタル出力装置、
（６）はスイッチ入力を行なうディジタル入力袋ｆｆｆ
、（７１はアナログ出力装置である。
れた従来のディジタル制御装置を示すブロック図、第５
図はそのアナログ入力装置の詳細を示すブロック図であ
る。図において、（１）はアナログ入力装置で、（ＩＡ
）はプロセス信号毎に少なくとも１つ以上の基準信号を
発生する基準信号発生回路（ＩＤ）を備えたアナログ入
力回路、（ＩＢ）は増幅回路、（ＩＣ）はＡ／Ｄ変換回
路、（２）はＣＰＵ（３）はＲＯＭ、１４１はＲＡＭ、
（５）はアナログ入力回路へ信号を送ってアナログ入力
信号を所定の基準信号に切換えるディジタル出力装置、
（６）はスイッチ入力を行なうディジタル入力袋ｆｆｆ
、（７１はアナログ出力装置である。
次に、動作について説明する。校正モードにおいては、
アナログ入力回路（ＩＡ）のアナログ入力信号がディジ
タル出力装置（５）によって、プロセス信号から基準信
号発生回路（ＩＤ）の低基準信号に切換えられ、この低
基準信号が増幅回路（ＩＢ）で増幅され、Ａ／Ｄ変換回
路（ＩＣ）でディジタル信号に変換されてＣＰ Ｕ ｆ
２１へ送られ、ＲＡ Ｍ （４１へ格納される。高基準
信号も全く同様にしてＲＡＭ（４）へ格納される。
アナログ入力回路（ＩＡ）のアナログ入力信号がディジ
タル出力装置（５）によって、プロセス信号から基準信
号発生回路（ＩＤ）の低基準信号に切換えられ、この低
基準信号が増幅回路（ＩＢ）で増幅され、Ａ／Ｄ変換回
路（ＩＣ）でディジタル信号に変換されてＣＰ Ｕ ｆ
２１へ送られ、ＲＡ Ｍ （４１へ格納される。高基準
信号も全く同様にしてＲＡＭ（４）へ格納される。
次に、ＣＰ Ｕ （２１はこのＲＡ Ｍ ＋４１に格納
した高。
した高。
低基準信号の値と、予めＲＯＭ （３１にプロセス毎に
設定しておいた基準入力の値とに基づいて校正データを
演算し、これをＲＡ Ｍ （４１へ登録する。ここで、
前記基準入力の値とは、校正不要の理想的な増幅回路（
ＩＢ）、及びＡ／Ｄ変換回路（ＩＣ）を使用したと仮定
したときの高、低基準信号に対する入力の値のことであ
る。
設定しておいた基準入力の値とに基づいて校正データを
演算し、これをＲＡ Ｍ （４１へ登録する。ここで、
前記基準入力の値とは、校正不要の理想的な増幅回路（
ＩＢ）、及びＡ／Ｄ変換回路（ＩＣ）を使用したと仮定
したときの高、低基準信号に対する入力の値のことであ
る。
高、低基準信号の入力が終ると、ディジタル出力装置（
５）はアナログ入力回路（ＩＡ）のアナログ入力信号を
基準信号発生回路（ＩＤ）の基準信号からプロセス信号
に直ちに切換えておく。オンラインによる測定モードに
おいては−ＣＰ Ｕ （２１はＲＡ Ｍ ＋４＋に登録
された校正データを用いて入力されるプロセス信号を校
正し、制御演算に用いる。
５）はアナログ入力回路（ＩＡ）のアナログ入力信号を
基準信号発生回路（ＩＤ）の基準信号からプロセス信号
に直ちに切換えておく。オンラインによる測定モードに
おいては−ＣＰ Ｕ （２１はＲＡ Ｍ ＋４＋に登録
された校正データを用いて入力されるプロセス信号を校
正し、制御演算に用いる。
また、プロセス制御中番こ再校正の必要性が生じた場合
には、再校正を要求するスイッチ入力をディジタル入力
装置（６）を介して行なう。これによってＣＰ Ｕ （
２１はプロセス信号の入力値をその時の値に保持して、
プロセス制御を維持しながら、上述の場合と同様な処理
手順で再校正処理をオンラインにて実行する。
には、再校正を要求するスイッチ入力をディジタル入力
装置（６）を介して行なう。これによってＣＰ Ｕ （
２１はプロセス信号の入力値をその時の値に保持して、
プロセス制御を維持しながら、上述の場合と同様な処理
手順で再校正処理をオンラインにて実行する。
さらに、プロセス制御中に、盤内温度が大きく変化した
り、一定の時間が経過して、再校正が必要な条件が成立
していれば、前記再校正を要求するスイッチ入力がなく
とも、ＣＰ Ｕ （２１はプラントの安定状態の検出を
行なって、プラントの安定時にのみプロセス信号を安定
時の入力値に保持し、プロセス制御を維持しながら、上
述の場合と同様な処理手順で再校正処理をオンラインに
て実行する。
り、一定の時間が経過して、再校正が必要な条件が成立
していれば、前記再校正を要求するスイッチ入力がなく
とも、ＣＰ Ｕ （２１はプラントの安定状態の検出を
行なって、プラントの安定時にのみプロセス信号を安定
時の入力値に保持し、プロセス制御を維持しながら、上
述の場合と同様な処理手順で再校正処理をオンラインに
て実行する。
従来のディジタル制御装置は以上のように構成されてい
るので、プロセス制御中オンラインのアナログ入力装置
の自動校正は、プラントが安定している時にしかできず
、またアナログ入力装置が複数個設置されている場合は
アナログ入力装置毎に基準信号発生回路を内蔵しなけれ
ばならないなどの課題があった。
るので、プロセス制御中オンラインのアナログ入力装置
の自動校正は、プラントが安定している時にしかできず
、またアナログ入力装置が複数個設置されている場合は
アナログ入力装置毎に基準信号発生回路を内蔵しなけれ
ばならないなどの課題があった。
この発明は上記のような課題を解決するためになされた
もので、アナログ入力装置の校正をプロセス制御中でも
いつでもオンラインで行なうことができ、またアナログ
入力装置が複数個設置されている場合には基準信号発生
回路を削減できるディジタル制御装置を得ることを目的
とする。
もので、アナログ入力装置の校正をプロセス制御中でも
いつでもオンラインで行なうことができ、またアナログ
入力装置が複数個設置されている場合には基準信号発生
回路を削減できるディジタル制御装置を得ることを目的
とする。
〔課題を解決するための手段］
この発明に係るディジタル制ａ装置は、プロセス信号を
アナログ信号に変えて中央処理装置に入力する第１のア
ナログ入力装置、この＠１のアナログ入力装置に基準信
号を入力する基準信号発生回路、この基準信号発生回路
から入力された基準信号により上記第１のアナログ入力
装置の校正を行なう校正手段、この校正手段により第１
のアナログ入力装置の校正が行なわれているとき上記プ
ロセス信号をディジタル信号に変えて上記中央処理装置
に入力する第２のアナログ入力装置を設けたものである
。
アナログ信号に変えて中央処理装置に入力する第１のア
ナログ入力装置、この＠１のアナログ入力装置に基準信
号を入力する基準信号発生回路、この基準信号発生回路
から入力された基準信号により上記第１のアナログ入力
装置の校正を行なう校正手段、この校正手段により第１
のアナログ入力装置の校正が行なわれているとき上記プ
ロセス信号をディジタル信号に変えて上記中央処理装置
に入力する第２のアナログ入力装置を設けたものである
。
この発明におけるディジタル制御装置は、プロセス制御
中であっても、第２のアナログ入力装置に切換えること
でプロセス制御を維持しなから一被校正対象のアナログ
入力装置に基準信号を入力し、自動校正をする。
中であっても、第２のアナログ入力装置に切換えること
でプロセス制御を維持しなから一被校正対象のアナログ
入力装置に基準信号を入力し、自動校正をする。
［発明の実施例］
以下、この発明の実施の一例を図について説明する。第
１図はこの発明の一実施例を示すブロック図、第２図は
そのアナログ入力装置の詳細を示すブロック図である。
１図はこの発明の一実施例を示すブロック図、第２図は
そのアナログ入力装置の詳細を示すブロック図である。
図において、（１）はアゾログ入力装置で、（ＩＡ）は
アナログ入力回路、（ｌＢ）は増幅回路、（ＩＣ）はＡ
／Ｄ変挽変格回路２）はＣＰＵ、（３）はＲＯＭ、（４
）はＲＡＭ、（５）は被校正対象アナログ入力装置（１
）へ入力されるプロセス信号をバイパス用アナログ入力
カードへ切換え−アナログ入力装置（１）へ基準信号を
入力するように切換えるディジタル出力装置、（６）は
スイッチ入力を行なうディジタル入力装置、（７１はア
ナログ出力装置、ＯＩは校正ユニットで、（１０１）は
バイパス用アナログ入力カード、（ＩＯＩＡ）はアナロ
グ入力回路、（ＩＯＩＢ）は増幅回路、（ｌ０ＩＣ）は
Ａ／Ｄ変挽変格回路１０２）は基準信号発生カードであ
る。
アナログ入力回路、（ｌＢ）は増幅回路、（ＩＣ）はＡ
／Ｄ変挽変格回路２）はＣＰＵ、（３）はＲＯＭ、（４
）はＲＡＭ、（５）は被校正対象アナログ入力装置（１
）へ入力されるプロセス信号をバイパス用アナログ入力
カードへ切換え−アナログ入力装置（１）へ基準信号を
入力するように切換えるディジタル出力装置、（６）は
スイッチ入力を行なうディジタル入力装置、（７１はア
ナログ出力装置、ＯＩは校正ユニットで、（１０１）は
バイパス用アナログ入力カード、（ＩＯＩＡ）はアナロ
グ入力回路、（ＩＯＩＢ）は増幅回路、（ｌ０ＩＣ）は
Ａ／Ｄ変挽変格回路１０２）は基準信号発生カードであ
る。
次に動作について説明する。校正モードにおいてはプロ
セス入力信号をディジタル出力装置（５）によってバイ
パス用アナログカード（１０１）から入力し制御演算を
開始後−アナログ入力回路（ＩＡ）のアナログ入力信号
がディジタル出力袋Ｍ（５）によって−プロセス信号か
ら基準信号発生カード（１０２）からの基準信号に切換
えられ−この基準信号が増幅回路（ＩＢ）で増幅され、
Ａ／Ｄ変挽変格回路Ｃ）でディジタル信号に変換されて
ＣＰ Ｕ （２１へ送られ、ＲＡ Ｍ ＋４１ ’＼格
納される。
セス入力信号をディジタル出力装置（５）によってバイ
パス用アナログカード（１０１）から入力し制御演算を
開始後−アナログ入力回路（ＩＡ）のアナログ入力信号
がディジタル出力袋Ｍ（５）によって−プロセス信号か
ら基準信号発生カード（１０２）からの基準信号に切換
えられ−この基準信号が増幅回路（ＩＢ）で増幅され、
Ａ／Ｄ変挽変格回路Ｃ）でディジタル信号に変換されて
ＣＰ Ｕ （２１へ送られ、ＲＡ Ｍ ＋４１ ’＼格
納される。
次に、ＣＰ Ｕ （２＋はこのＲＡ Ｍ ｆ４）に格納
した基準信号の値と、予めＲＯＭ ＋３１にプロセス毎
に設定しておいた基準入力の値とに基づいて校正データ
を演算し、これをＲＡ Ｍ ＋４１へ登録する。ここで
、前記基準入力の値とは、校正不要の理想的な増幅回路
（ＩＢ）、及びＡ／Ｄ変換回路（ＩＣ）を使用したと仮
定したときの基準信号に対する入力の値のことである。
した基準信号の値と、予めＲＯＭ ＋３１にプロセス毎
に設定しておいた基準入力の値とに基づいて校正データ
を演算し、これをＲＡ Ｍ ＋４１へ登録する。ここで
、前記基準入力の値とは、校正不要の理想的な増幅回路
（ＩＢ）、及びＡ／Ｄ変換回路（ＩＣ）を使用したと仮
定したときの基準信号に対する入力の値のことである。
基準信号の入力が終ると、ディジタル出力装置（５）は
アナログ入力回路（ＩＡ）のアナログ入力信号を基準信
号発生カード（１０２）の基準信号からプロセス信号に
直ちに切換えて、制御演算を開始する。オンラインによ
る測定モードにおいては、ＣＰ Ｕ ＋２１はＲＡ Ｍ
＋４１に登録された校正データを用いて入力されるプ
ロセス信号を校正し、制御演算に用いる。
アナログ入力回路（ＩＡ）のアナログ入力信号を基準信
号発生カード（１０２）の基準信号からプロセス信号に
直ちに切換えて、制御演算を開始する。オンラインによ
る測定モードにおいては、ＣＰ Ｕ ＋２１はＲＡ Ｍ
＋４１に登録された校正データを用いて入力されるプ
ロセス信号を校正し、制御演算に用いる。
第３図に上記動作説明の校正処理の７０−チヤトを示す
。
。
以上のようｆこ、この発明によれば、第１のアナログ入
力装置の自動校正時プロセス信号の入力を第２のアナロ
グ入力装置に切換えるように構成したので、ｆＩｒｌｌ
のアナログ入力装舒の校正がオンラインでいつでも可能
になり、かつ基準信号発生回路が１回路に削減できる。
力装置の自動校正時プロセス信号の入力を第２のアナロ
グ入力装置に切換えるように構成したので、ｆＩｒｌｌ
のアナログ入力装舒の校正がオンラインでいつでも可能
になり、かつ基準信号発生回路が１回路に削減できる。
また、オンラインでの自動校正によって、温度変化に対
しても強く、さらに長期間にわたり高い精度を保つディ
ジタル制御装置が得られる効果がある。
しても強く、さらに長期間にわたり高い精度を保つディ
ジタル制御装置が得られる効果がある。
第１図はこの発明の一実施例によるディジタル制御装置
を示すブロック図、第２図はそのアナログ入力装置の詳
細を示すブロック図、第３図はそのオンライン時の校正
処理の流れを示すフローチャート、第４図第５図は従来
のディジタル制御装置の一例を示すブロック図である。 図において（１）はアナログ入力装置、 （ＩＡ）、
（ＩＯＩＡ）はアナログ入力回路、（ＩＢ）、 （ＩＯ
ＩＢ）は増幅回路、（ＩＣ）、 （ＩＯＩＣ）はＡ／Ｄ
変換回路、（２）はＣＰＵ、（３）はＲＯＭ、（４）は
ＲＡＭ１５）はディジタル出力装置−（６）はディジタ
ル入力装置、 （１０１）はバイパス用アナログ入力
カード、 （１０２）は基部信号発生カード。 なお、図中、同一符号は同一、又は相当部分を示す。
を示すブロック図、第２図はそのアナログ入力装置の詳
細を示すブロック図、第３図はそのオンライン時の校正
処理の流れを示すフローチャート、第４図第５図は従来
のディジタル制御装置の一例を示すブロック図である。 図において（１）はアナログ入力装置、 （ＩＡ）、
（ＩＯＩＡ）はアナログ入力回路、（ＩＢ）、 （ＩＯ
ＩＢ）は増幅回路、（ＩＣ）、 （ＩＯＩＣ）はＡ／Ｄ
変換回路、（２）はＣＰＵ、（３）はＲＯＭ、（４）は
ＲＡＭ１５）はディジタル出力装置−（６）はディジタ
ル入力装置、 （１０１）はバイパス用アナログ入力
カード、 （１０２）は基部信号発生カード。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- プロセス信号をアナログ信号に変えて中央処理装置に入
力する第１のアナログ入力装置、この第１のアナログ入
力装置に基準信号を入力する基準信号発生回路、この基
準信号発生回路から入力された基準信号により上記第１
のアナログ入力装置の校正を行なう校正手段、この校正
手段により上記第１のアナログ入力装置の校正が行なわ
れているとき上記プロセス信号をディジタル信号に変え
て上記中央処理装置に入力する第２のアナログ入力装置
を備えたディジタル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1595589A JPH02196522A (ja) | 1989-01-25 | 1989-01-25 | デイジタル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1595589A JPH02196522A (ja) | 1989-01-25 | 1989-01-25 | デイジタル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02196522A true JPH02196522A (ja) | 1990-08-03 |
Family
ID=11903168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1595589A Pending JPH02196522A (ja) | 1989-01-25 | 1989-01-25 | デイジタル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02196522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1394558A1 (de) * | 2002-08-26 | 2004-03-03 | Alcatel | Vorrichtung zur sicherheitstechnischen Prüfung eines Analog/Digital-Umsetzers |
-
1989
- 1989-01-25 JP JP1595589A patent/JPH02196522A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1394558A1 (de) * | 2002-08-26 | 2004-03-03 | Alcatel | Vorrichtung zur sicherheitstechnischen Prüfung eines Analog/Digital-Umsetzers |
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