JPH02196512A - 時間差検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要〕 複数のタイミング信号の時間差を検出する時間差検出回
路に関し、 タイミング信号の時間差を短かい時間で得ることを目的
とし、 複数のタイミング信号夫々の立上がり及び立下がりの変
化を検出する変化検出回路と、該変化検出回路の出力す
る複数の変化検出信号のうち予め設定された特定の変化
検出信号でカウントを開始し更に予め設定された他の特
定の変化検出信号でカウントを終了することを指示する
複数のカウント許可信号を生成するカウント許可回路と
、該複数のカウント許可信号夫々がカウントを許可する
とき一定周期で該複数のカウント許可信号夫々に対応す
る値をカウンタに供給し該カウンタより戻される値を保
持するレジスタ回路と、該レジスタ回路より供給される
値をカウントアツプして該レジスタ回路に戻すカウンタ
とを有し構成する。

〔産業上の利用分野〕

本発明は時間差検出回路に関し、複数のタイミング信号
の時間差を検出する時間差検出回路に関する。

システムの実時間制御を行なう場合、システムの各部か
ら供給される各種のタイミング信号の時間差を検出し、
このタイミング信号の時間差に応じてシステムを制御す
る。実時間制御ではタイミング信号の変化から制御を行
なうまでの時間が短かいことが要望されている。

〔従来の技術〕

第８図は従来の時間差検出回路の一例のブロック図を示
す。同図中、端子１０８〜１０ｄには夫々タイミング信
号ａ−ｄが入来し、このタイミング信号ａ−ｄは変化検
出回路１１の検出部１１ａ〜１１ｄで立上がり又は立上
がりを検出される。

レジスタ回路１２はクロックを計数してタイマとして動
作するカウンタ１３のカウント値を供給されており、レ
ジスタ部１２ａ〜１２６夫々は検出部１１８〜１１ｄか
ら検出信号を供給されたときの上記カウント値を保持す
る。

ブ０セッサ１４はプログラムによってレジスタ回路１２
の各レジスタ部１２ａ〜１２ｄに保持されたカウント値
を順次読取り、所望のカウント値の差を求めてタイミン
グ信号の時間差を得ている。

〔発明が解決しようとする課題〕

従来回路はプログラムによってタイミング信号の時間差
を検出するため時間差を得るまでの時間が長くなるとい
う問題があった。

本発明は上記の点に鑑みなされたもので、タイミング信
号の時間差を短かい時間で得る時間差検出回路を提供す
ることを目的とする。

〔課題を解決するための手段〕

第１図は本発明回路の原理図を示す。

同図中、カウンタ１はレジスタ回路３のレジスタ部３１
〜３４よりデータバス４を介して供給される値をカウン
トアツプし、データバス４を介してレジスタ部３１〜３
４に戻す。

変化検出回路２の検出部２１〜２４夫々は端子７１〜７
４夫々より入来するタイミング信号ａ〜ｄの立上がり及
び立下がりの変化を検出する。

カウント許可回路６の許可部６１〜６４夫々は変化検出
回路２の出力する複数の変化検出信号を供給されており
、指示ラッチ回路５のラッチ部５１〜５４に予め設定さ
れている選択信号に応じて、複数の変化検出信号のうら
特定の変化検出信号でカウントを開始し、他の特定の変
化検出信号でカウントを終了することを指示するカウン
ト許可信号を生成する。

レジスタ回路３のレジスタ部３１〜３４夫々は許可部４
１〜４４夫々よりのカウント許可信号がカウントを許可
するとき一定周期で複数のカウント許可信号夫々に灼応
するレジスタ部３１〜３４夫々の値をカウンタ１に供給
しカウンタ１より戻される値を保持する。

〔作用〕

本発明回路においては、カウント許可回路６の出力する
カウント許可信号がカウントを許可するとぎレジスタ回
路３の値は一定周期で自動的にカウントアツプされ、予
め設定された特定のタイミング信号の変化から他の特定
のタイミング信号の変化までの時間差が得られる。上記
の時間差の検出はプログラムによらずハードウェアによ
って行なわれるため、上記他の特定のタイミング信号の
変化直後に時間差を得ることができる。

（実施例） 第２図はカウンタ１の一実施例の回路構成図を示す。同
図中、２０＋　、２０．．２０．１夫々はカウンタ１を
構成する同一構成のビット回路であリ、これらは端子２
１１．２０．．２０．＋１夫々を介してレジスタ群３と
の間に設けられたデータバス４の各ビットに接続されて
おり、端子２２゜２３より第３図（△）に示すクロック
及び反転クロックを供給され、端子２４よりキャリー人
力を供給されている。

ビット回路２０．．１においてフリップ７０ツブ２５は
クロックの立下がり時にデータバスを介してレジスタ回
路３より供給されるデータの端子２１、．１からの１ビ
ツトをラッチする。アンド回路２６はフリップフロップ
２５のＱ出力と上位のビット回路２０・のキャリーから
上位のビット回路へのキャリーを生成し端子２７より出
力する。

イクスクルーシブオア回路２８はフリップ７０ツブ２５
のＱ出力と下位のビット回路２０．のキャリーからサム
を生成する。このサムはクロックがＬレベルのときに導
通するトライステートバッフ７２９を介してデータバス
４の端子２１、．１に送出される。

これによって第３図（Ｂ）、（Ｃ）に示す如くカウンタ
１はレジスタ回路３内のレジスタ部３＋。

３２等の値を時系列的にカウントアツプする。

第４図は変化検出回路２の検出部の一実施例の回路構成
図を示す。検出部２１〜２４は同一構成であり、第４図
に示す検出部２１には端′Ｆ３０゜３１よりタイミング
信号ａ、クロックが供給される。フリップ７０ツブ３２
はクロックの立下がりでタイミング信号ａをラッチし、
ノリツブフロップ３３はクロックの立上がりで７リツプ
７０ツブ３２のＱ出力をラッチする。

イクスクルーシブオア回路３４はフリップフロップ３２
のσ出力と７リツプ７０ツブ３３のＱ出力とからタイミ
ング信号ａの立上がり時にクロックの１／２周期のパル
ス幅の立上がり検出信号を生成して端子３５より出力す
る。アンド回路は”ノリツブ７Ｏツブ３２のσ出力と７
リツプフロツブ３３のＱ出力とからタイミング信Ｑ　ａ
の立上がり時にクロックの１／２周期の立下がり検出信
号を生成して端子３７より出力する。

第５図はカウント許可回路６の許可部の一実施例の回路
構成図を示す。許可部６１〜６４は同一構成であり、第
５図に示す許可部６１には端子４０より変化検出回路２
の全ての検出信号が供給され、端子４１ａ、４１ｂ夫々
より指示ラッチ回路５のラッチ部５１より選択信号が供
給される。

なお、指示ラッチ回路５の各ラッチ部５１〜５４は各３
ビツトのカウント開始指示、カウント終了指示の選択信
号をラッチしており、この選択信号を対応するカウント
許可回路６１〜６４に供給している。

セレクタ４２は端子４１ａよりのカウント開始指示の選
択信号に応じて端子４０よりの検出信号のうちのいずれ
かを選択してＱ端子より出力する。

同様にセレクタ４３は端子４１ｂよりのカラン１〜終了
の選択信号に応じて端子４０よりの検出信号のうちのい
ずれかを選択してＱ端子より出力する。

セレクタ４２のＱＥ子出出力クリア信号として端子４４
より対応するレジスタ部３１に供給されると共に、ノア
回路４５．４６で構成されるフリップ７０ツブのセット
入力となる。セレクタ４３のＱ端子出力はフリップフロ
ップのリセツｉ−入力としてアンド回路４７を介してノ
ア回路４６に供給される。ノア回路４６の出力はカウン
ト許可信号として端子４８よりレジスタ部３１に供給さ
れると共に、フリップ７０ツ１４つに供給される。

フリップ７０ツブ４９は端子５０よりクロックを供給さ
れており、そのＱ端子出力をアンド回路４７に供給する
ことによりノア回路４５．４６で構成されるフリップフ
ロップがセットされているときだけリセットがかかるよ
う制御している。

第６図はレジスタ回路３の一実施例の回路構成図を示す
。同図中、レジスタ部３Ｉはラッチ部３１ａと制御部３
１ｂとより構成され、他のレジスタ部３２〜３４も同一
構成である。

データバス４の各ビットに接続された端子６０　Ｉ、６
０１．６０国夫々はレジスタ部３〜３４に共通に接続さ
れている。レジスタ部３１を構成するビット回路６１＋
　、６１・、６１国夫々は同一構成である。

ビット回路６１　ｉ＋１において、フリップ７０ツブ６
２は端子６３を介してカウント許可回路６の許可部６１
より供給されるクリア信号によりリセットされる。フリ
ップ７Ｏツブ６２のＱ出力は制御部３１ｂのアンド回路
７０の出力が７１７のとき導通するトライステートバッ
フ７６４を介して端子６０　、＋、よりカウンタ１のビ
ット回路２０　、＋、に供給される。またフリップフロ
ップ６２ハｔｌＪｉ１部３１　ｂＯ）　７　’Ｊ　”／
　７７０　ッ７７２　（７）　Ｑ出力が１１′のとき端
子６０・＋１より入来する値を取込みラッチする。

制御部３１ｂの７リツプフロツブ７１．７２は他のレジ
スタ部３２．３３．３４夫々の７リツプフロツブと縦続
接続され、レジスタ部３４のノリツブフロップ７５のＱ
出力がノリツブフロップ　７１に戻されるループを構成
している。当初、端子７６よりリセット信号が入来する
とクリップ７０ツブ７１は９１１にプリセットされ、他
の全てのフリップフロップ７２〜７５はＶ　Ｑ　Ｗにリ
セットされる。この後端子７７よりクロックが入来する
毎に７１７のセットされる単一のフリップフロップは順
次移動する。フリップ７０ツブ７１のＱ出力が７１１の
とき端子７８貫を介してカウント許可回路６の許可部７
Ｂ＋よりｖｌのカウント許可信号が供給されているとア
ンド回路７０の出力はＷｌＹとなってレジスタ部３１の
各ビットがデータバス４よりカウンタ１に供給されてカ
ウントアツプされる。

次のクロック入力によりフリップフロップ７２のＱ出力
がｖｌｔとなるとカウンタ１でカウントアツプされたカ
ウント値がレジスタ部３１に格納される。

その後の６クロツクではレジスタ部３２〜３４が同様の
動作を行なう。つまり各レジスタ部３〜３４は端子７８
１〜７８４夫々を介して許可部６１〜６４より７１７の
カウント許可信号を供給されているとき８クロツク周期
でカウントアツプを行なう。

ここで、例えば指示ラッチ回路５のラップ部５１にタイ
ミング信号ａの立上がりからタイミング信ｑｂの立上が
りまでをカウント許可することを指示する選択信号がラ
ッチされている場合、第７図（Ａ）、（Ｂ）に示すタイ
ミング信号に対してカウント許可回路６の許可部６１は
カウンタ１のカウント動作を同図（Ｃ）に示す如く許可
し、これによってレジスタ３１の値は同図（Ｄ）に示す
如く変化する。

このようにレジスタ回路３のレジスタ部３１〜３４は夫
々選択信号の指示に応じた複数のタイミング信号の時間
差を検出して保持し、プログラムによる演詐を行なう必
要がない。従ってシステムのタイミング信号の変化があ
ってからシステムの制御を行なうまでの時間が短かくな
る。

なお、上記実施例ではレジスタ回路３とカウンタ１との
間のデータバスを双方向で使用しているが、レジスタ回
路３からカウンタ１へのデータを転送するデータバスと
、この逆方向のデータバスとに分けることによりレジス
タ回路３とカウンタ１との間のデータ転送をより高速化
でき、上記実施例に限定されない。

〔発明の効果〕

上述の如く、本発明の時間差検出回路によれば、タイミ
ング信号の時間差を得るのに時間を要せず、システムの
実時間制御を行なう場合に好適であり、実用上きわめて
有用である。

【図面の簡単な説明】

第１図は本発明回路の原理図、 第２図はカウンタの一実癌例の回路構成図、第３図はカ
ウンタの動作を説明するための図、第４図は検出部の一
実施例の回路構成図、第５図は許可部の一実施例の回路
構成図、第６図はレジスタ回路の一実施例の回路構成図
、第７図は本発明回路の動作を説明するための図、第８
図は従来回路の一例のブロック図である。 図において、 １はカウンタ、 ２は変化検出回路、 ２１〜２４は検出部、 ３はレジスタ回路、 ３１〜３４はレジスタ部、 ４はデータバス、 ５は指示ラッチ回路、 ５１〜５４はラッチ部、 ６はカウント許可回路、 ６１〜６４は許可部 を示す。

Claims (1)

1. 【特許請求の範囲】 複数のタイミング信号夫々の立上がり及び立下がりの変
   化を検出する変化検出回路（２）と、該変化検出回路（
   ２）の出力する複数の変化検出信号のうち予め設定され
   た特定の変化検出信号でカウントを開始し更に予め設定
   された他の特定の変化検出信号でカウントを終了するこ
   とを指示する複数のカウント許可信号を生成するカウン
   ト許可回路（６）と、 該複数のカウント許可信号夫々がカウントを許可すると
   き一定周期で該複数のカウント許可信号夫々に対応する
   値をカウンタ（１）に供給し該カウンタ（１）より戻さ
   れる値を保持するレジスタ回路（３）と、 該レジスタ回路（３）より供給される値をカウントアッ
   プして該レジスタ回路（３）に戻すカウンタ（１）とを
   有することを特徴とする時間差検出回路。