JPH02196223A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- JPH02196223A JPH02196223A JP1015621A JP1562189A JPH02196223A JP H02196223 A JPH02196223 A JP H02196223A JP 1015621 A JP1015621 A JP 1015621A JP 1562189 A JP1562189 A JP 1562189A JP H02196223 A JPH02196223 A JP H02196223A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、絶縁性基板等の上にパターン形成された半導
体薄膜と透明導電膜の接続構造に関するＬ従来の技術〕 絶縁性基板上にパターン形成された半導体薄膜と透明導
電膜の直接接続構造は、アクティブマトリックス基板上
の薄膜トランジスターのソース・ドレイン領域と画素電
極の接続方法として広（使われてきた。
体薄膜と透明導電膜の接続構造に関するＬ従来の技術〕 絶縁性基板上にパターン形成された半導体薄膜と透明導
電膜の直接接続構造は、アクティブマトリックス基板上
の薄膜トランジスターのソース・ドレイン領域と画素電
極の接続方法として広（使われてきた。
第２図は、アクティブマトリックス基板の等価回路図で
あや。１はデータ線群、２は走査線群であり、各交点に
は薄膜トランジスター５が配置し、データ線の信号は、
ゲート線への走査信号により薄膜トランジスターを介し
て画素電極４に書き込まれ一定周期間保持される。
あや。１はデータ線群、２は走査線群であり、各交点に
は薄膜トランジスター５が配置し、データ線の信号は、
ゲート線への走査信号により薄膜トランジスターを介し
て画素電極４に書き込まれ一定周期間保持される。
８５図は、前記アクティブマトリックス基板を用いた液
晶パネルの断面構造を示すものである。
晶パネルの断面構造を示すものである。
アクティブマトリックス基板５上には画素電極４がマト
リックス状に配置し、全面に対向電極６が積層された対
向基板７との間には液晶８が封入されている。９はスベ
ーザーであり、１０．１１は一対の偏光板である。Ｉま
たがって、画素電極上の電荷と対向電極間の電位により
、液晶に電界が印加され、液晶を通過する光が偏向され
、一対の偏光板とで透過光量を制御することができるデ
バイスとなる。
リックス状に配置し、全面に対向電極６が積層された対
向基板７との間には液晶８が封入されている。９はスベ
ーザーであり、１０．１１は一対の偏光板である。Ｉま
たがって、画素電極上の電荷と対向電極間の電位により
、液晶に電界が印加され、液晶を通過する光が偏向され
、一対の偏光板とで透過光量を制御することができるデ
バイスとなる。
第４図、第５図は、前記薄膜トランジスタ・−の断面構
造を示すものである。第４図は、コブラナー構造の多結
晶シリコン薄膜トランジスターであり、第５図は、逆ス
タガー構造の非晶質シリコン簿膜トランジスターである
。
造を示すものである。第４図は、コブラナー構造の多結
晶シリコン薄膜トランジスターであり、第５図は、逆ス
タガー構造の非晶質シリコン簿膜トランジスターである
。
第４図において、１２は絶縁性基板、１５は多結晶シリ
コン薄膜、１４は熱酸化Ｓ ｉ Ｏｚ ゲ・−ト絶縁膜
、１５はゲート電極、１６はソース領域、１７はドレイ
ン領域、１８はソース線（データ線）、１９は画素電極
、２０は層間絶縁膜である。
コン薄膜、１４は熱酸化Ｓ ｉ Ｏｚ ゲ・−ト絶縁膜
、１５はゲート電極、１６はソース領域、１７はドレイ
ン領域、１８はソース線（データ線）、１９は画素電極
、２０は層間絶縁膜である。
第５図において、１２′は絶縁性基板、１５′は非晶質
シリコン薄膜、１４′は０ＶＤＳｊ、Ｏ，ゲート絶縁膜
、１５′はゲート電極、１６′はソース領域、１７′は
ドレイン領域、１８′はソース線、１９′は画素電極で
ある。通常、非単結晶シリコン薄膜としては、ソース、
ドレイン領域としてＮ型の多結晶シリコン薄膜や、非晶
質シリコン薄膜を用いることにより、Ｎ型の薄膜トラン
ジスターを構成する。６−れは、Ｎ型の方が、Ｐ型にく
らべ電子のライフタイムが長（移動度が高いためである
。
シリコン薄膜、１４′は０ＶＤＳｊ、Ｏ，ゲート絶縁膜
、１５′はゲート電極、１６′はソース領域、１７′は
ドレイン領域、１８′はソース線、１９′は画素電極で
ある。通常、非単結晶シリコン薄膜としては、ソース、
ドレイン領域としてＮ型の多結晶シリコン薄膜や、非晶
質シリコン薄膜を用いることにより、Ｎ型の薄膜トラン
ジスターを構成する。６−れは、Ｎ型の方が、Ｐ型にく
らべ電子のライフタイムが長（移動度が高いためである
。
［発明が解決しようとする課題］
しかし、第４，５図のような従来技術の構造による１０
μ屏角の接触面積をもつＰ型とＮ型の半導体領域と、透
明導電膜（例えば、錫、インジウムの酸化物）との接触
抵抗の温度依存性をみると第６図に示すように、Ｎ型シ
リコン簿膜と、透明導電膜の接触抵抗は５００℃前後か
ら、Ｐ型シリコンＭ膜と透明導電膜の場合は４５０℃前
後から、増加しはじめる。この傾向は、別の半導体薄膜
Ｔｏ＊ Ｏｄ、 Ｓθ等でも同様である。したがってよ
り低い接触抵抗を得るためには、Ｐ型を用いるかプロセ
ス温度を５００℃以下に設定するのが好ましい。しかし
逆に温度を低く設定すると、次のような問題も発生する
。それは、ゲート絶縁膜中あるいはゲート絶縁膜と半導
体薄膜の界面に発生したトラップ準位による閾値電圧の
変動が激しくなることである。特に、プラズマ放電を伴
う、プラズマＯＶＤ装置スパッタ装置では、層間等の絶
縁膜を堆積する際に、ゲート絶縁膜あるいは、界面にプ
ラズマ電荷によるダメージを発生しやすい。
μ屏角の接触面積をもつＰ型とＮ型の半導体領域と、透
明導電膜（例えば、錫、インジウムの酸化物）との接触
抵抗の温度依存性をみると第６図に示すように、Ｎ型シ
リコン簿膜と、透明導電膜の接触抵抗は５００℃前後か
ら、Ｐ型シリコンＭ膜と透明導電膜の場合は４５０℃前
後から、増加しはじめる。この傾向は、別の半導体薄膜
Ｔｏ＊ Ｏｄ、 Ｓθ等でも同様である。したがってよ
り低い接触抵抗を得るためには、Ｐ型を用いるかプロセ
ス温度を５００℃以下に設定するのが好ましい。しかし
逆に温度を低く設定すると、次のような問題も発生する
。それは、ゲート絶縁膜中あるいはゲート絶縁膜と半導
体薄膜の界面に発生したトラップ準位による閾値電圧の
変動が激しくなることである。特に、プラズマ放電を伴
う、プラズマＯＶＤ装置スパッタ装置では、層間等の絶
縁膜を堆積する際に、ゲート絶縁膜あるいは、界面にプ
ラズマ電荷によるダメージを発生しやすい。
これらのダメージを解除、するには、５００１１）から
４５０℃の水素アニール等が必要である。
４５０℃の水素アニール等が必要である。
本発明の目的は、上記のダメージを解除できるアニール
温度を有し、かつ、透明導電膜と半導体薄膜の接触抵抗
を低める構造を提供するものである。
温度を有し、かつ、透明導電膜と半導体薄膜の接触抵抗
を低める構造を提供するものである。
［課題を解決するための手段］
本発明の薄膜半導体装置は、絶縁性基板上に、パターン
形成された第１の半導体簿膜に、透明導電膜を接続した
薄膜半導体装置において、前記第１の半導体薄膜と透明
導電膜の接触部をＮ型とＰ型の第２の半導体薄膜に分離
し、前記、Ｎ型とＰ型の第２の半導体薄膜の両方に透明
導電膜を並列接続することを特徴とする。
形成された第１の半導体簿膜に、透明導電膜を接続した
薄膜半導体装置において、前記第１の半導体薄膜と透明
導電膜の接触部をＮ型とＰ型の第２の半導体薄膜に分離
し、前記、Ｎ型とＰ型の第２の半導体薄膜の両方に透明
導電膜を並列接続することを特徴とする。
［作用コ
本発明は、５００℃から４５０℃といったダメージを解
除できるアニール温度でも、第１の半導体薄膜と透明導
電膜の接触抵抗を低減するために、接触領域をＮ型とＰ
型の半導体薄膜に分離することに特徴がある。したがつ
て、接触抵抗は第１０半導体薄膜とＮ型半導体薄膜と透
明導電膜とを直結する第１の経路と、第１の半導体薄膜
とを直結する第２の経路の並列接続抵抗となる。第１の
半導体薄膜が仮にＮ型の場合、第１の経路による抵抗は
、５００℃以上で上昇する一方、第２の経路による抵抗
は、Ｎ型半導体薄膜とＰ型半導体薄膜が順方向にバイア
、スされれば４５０℃近傍まで低抵抗を維持できる。逆
方向にバ、イアスされたときは、第７図に示されるよう
に、ＰＭ接合が十分形成されていれば２１のように抵抗
が高くなり、ＰＮ接合“が形成されなければ２５のよう
に抵抗は低（なる。２２は、その中間領域を示すもので
、２１〜２３は第１の半導体薄膜の状況による。
除できるアニール温度でも、第１の半導体薄膜と透明導
電膜の接触抵抗を低減するために、接触領域をＮ型とＰ
型の半導体薄膜に分離することに特徴がある。したがつ
て、接触抵抗は第１０半導体薄膜とＮ型半導体薄膜と透
明導電膜とを直結する第１の経路と、第１の半導体薄膜
とを直結する第２の経路の並列接続抵抗となる。第１の
半導体薄膜が仮にＮ型の場合、第１の経路による抵抗は
、５００℃以上で上昇する一方、第２の経路による抵抗
は、Ｎ型半導体薄膜とＰ型半導体薄膜が順方向にバイア
、スされれば４５０℃近傍まで低抵抗を維持できる。逆
方向にバ、イアスされたときは、第７図に示されるよう
に、ＰＭ接合が十分形成されていれば２１のように抵抗
が高くなり、ＰＮ接合“が形成されなければ２５のよう
に抵抗は低（なる。２２は、その中間領域を示すもので
、２１〜２３は第１の半導体薄膜の状況による。
２１は、拳結晶薄膜の場合であり、２２は非晶質シリコ
ン薄膜の場合であり、２５は多結晶シリコン薄膜の場合
である。２２から２３の場合であれば、第２の経路によ
る抵抗は、順バイアス、逆バイアスを問わず４５０℃近
傍まで低抵抗を維持できる。
ン薄膜の場合であり、２５は多結晶シリコン薄膜の場合
である。２２から２３の場合であれば、第２の経路によ
る抵抗は、順バイアス、逆バイアスを問わず４５０℃近
傍まで低抵抗を維持できる。
第１の半導体薄膜が仮にＰ型あれば、上記のような複雑
な構造は必要ないが、非ドープの半導体薄膜でも同様な
ことが言える。例えば水素を十分添加された場合、やや
Ｎ型になることがある。
な構造は必要ないが、非ドープの半導体薄膜でも同様な
ことが言える。例えば水素を十分添加された場合、やや
Ｎ型になることがある。
［実施例コ
第１図は、本発明の第１の実施例で゛あり、第４図のコ
プラナー型構造ＱＮチャンネル多・結晶シリコン薄膜ト
ランジスターの改良である。（α）は平面図であり、＜
ｂ＞は（α）内のＡ−Ａ’断面図である。
プラナー型構造ＱＮチャンネル多・結晶シリコン薄膜ト
ランジスターの改良である。（α）は平面図であり、＜
ｂ＞は（α）内のＡ−Ａ’断面図である。
第１図＜ｂ＞、＜ｂ＞において、第４図と異なる点は、
ドレイン領域１７である。ドレイン領域は、Ｎ型多結晶
シリコン薄膜の１７−Ａ領域とＰ型多結晶シリコン薄膜
の１７−Ｂ領域から成り、透明導電膜から成る画素電極
１９とは層間絶縁膜２０のコンタクトホールな介して連
結されている製造工程順に示せば、まず、石英基板、高
融点ガラス基板といった絶縁性基板１２上に、多結晶シ
リコン薄膜１５を減圧ＯＶＤ法により堆積し、パターニ
ングする。次に熱酸化をしてゲート絶縁膜１４を形成し
た後、高濃度不純物をドープした多結晶シリコン薄膜を
堆積し、パターニングしてゲート電極１５及びゲート線
を形成する。次に、リン原子をイオン打込して、Ｎ型の
ソ°−ス・ドレイン領域１・６，１７を形成する。次に
、画素電極側のコンタクトホールの約半分領域だけを開
口するレジストをマスクにして、ボーロン原子をイオン
打込みして、Ｐ型の領域を形成する。次に、高温アニー
ルをすると、Ｎ型多結晶シリコン薄膜領域１７−ＡとＰ
型多結晶シリコン薄膜領域１７−Ｂからなるドレイン領
域が形成される。次に、ｑｖＤ法により層間絶縁膜２０
を堆積したあと、コンタクトホールな開口する。次に、
透明導電膜を堆積しパターニングして、画素電極１９を
Ａｔ等の金属薄膜を堆積しパターニングして、Ａｔ線１
８を形成する。
ドレイン領域１７である。ドレイン領域は、Ｎ型多結晶
シリコン薄膜の１７−Ａ領域とＰ型多結晶シリコン薄膜
の１７−Ｂ領域から成り、透明導電膜から成る画素電極
１９とは層間絶縁膜２０のコンタクトホールな介して連
結されている製造工程順に示せば、まず、石英基板、高
融点ガラス基板といった絶縁性基板１２上に、多結晶シ
リコン薄膜１５を減圧ＯＶＤ法により堆積し、パターニ
ングする。次に熱酸化をしてゲート絶縁膜１４を形成し
た後、高濃度不純物をドープした多結晶シリコン薄膜を
堆積し、パターニングしてゲート電極１５及びゲート線
を形成する。次に、リン原子をイオン打込して、Ｎ型の
ソ°−ス・ドレイン領域１・６，１７を形成する。次に
、画素電極側のコンタクトホールの約半分領域だけを開
口するレジストをマスクにして、ボーロン原子をイオン
打込みして、Ｐ型の領域を形成する。次に、高温アニー
ルをすると、Ｎ型多結晶シリコン薄膜領域１７−ＡとＰ
型多結晶シリコン薄膜領域１７−Ｂからなるドレイン領
域が形成される。次に、ｑｖＤ法により層間絶縁膜２０
を堆積したあと、コンタクトホールな開口する。次に、
透明導電膜を堆積しパターニングして、画素電極１９を
Ａｔ等の金属薄膜を堆積しパターニングして、Ａｔ線１
８を形成する。
画素電極側のコンタクト抵抗は、Ｎ型多結晶シリコン薄
膜１７−Ａと透明導電膜１９の第１の経路からなる接触
抵抗と、Ｎ型多結晶シリコン薄膜１７−ＡとＰ型多結晶
シリコン薄膜１７−Ｂと透明導電膜１９の第２の経路か
らなる接触抵抗に並割される。第１の経路からなる接触
抵抗は、アニール温度が３００℃以上で上昇するものの
、第２の経路からなる接触抵抗は、ＰＭ接合ができない
ため、順方向、逆方向のバイアスのどちらでも低抵抗を
維持できるため、４コンタクト抵抗は、はとんど第２の
経路に支配される。
膜１７−Ａと透明導電膜１９の第１の経路からなる接触
抵抗と、Ｎ型多結晶シリコン薄膜１７−ＡとＰ型多結晶
シリコン薄膜１７−Ｂと透明導電膜１９の第２の経路か
らなる接触抵抗に並割される。第１の経路からなる接触
抵抗は、アニール温度が３００℃以上で上昇するものの
、第２の経路からなる接触抵抗は、ＰＭ接合ができない
ため、順方向、逆方向のバイアスのどちらでも低抵抗を
維持できるため、４コンタクト抵抗は、はとんど第２の
経路に支配される。
第８図は、本発明の第２の実施例であり、第５図のスタ
ガー型構造のＮチャンネル非晶質薄膜トランジスターの
改良である。（α）は平面図であり、（ｂ）は（α）内
のＡ−Ａ’断面図である。
ガー型構造のＮチャンネル非晶質薄膜トランジスターの
改良である。（α）は平面図であり、（ｂ）は（α）内
のＡ−Ａ’断面図である。
第８図（α） （ｂ）において第５図と異なる点は、ド
レイン、領域１７′である。ドレイン領域はＮ型非晶質
シリコン薄膜の１７′−Ａ領域とＰ型非晶質シリコン薄
膜の１７’−Ｂ領域から成り、透明導電膜からなる画素
電極１９′と接触している。
レイン、領域１７′である。ドレイン領域はＮ型非晶質
シリコン薄膜の１７′−Ａ領域とＰ型非晶質シリコン薄
膜の１７’−Ｂ領域から成り、透明導電膜からなる画素
電極１９′と接触している。
製造工程順に示せば、まず、高融点ガラス基板（例えば
コーニング社製７０５９）といった絶縁性基板１２′上
に、金属薄膜を堆積し、パターニングしてゲート電極１
５′を形成する。次に、プラスｆｆ０ＶＤ法により、Ｏ
’ＶＤＳｉＯ，ゲート絶縁膜、非晶質シリコン薄膜、リ
ンドープしたＮ型非晶質シリコン薄膜を連続で堆積する
。次に、パターニングして、チャンネル部の非晶質シリ
コン薄膜１５ Ｚ、′とＮ型のソース・ドレイン領域１
６′と１７′を形成する１次に、ドし・イン領域１７′
の一部１７’−Ｂのみを開口したレジストをマスクにし
てボロンなイオン打込みし、Ｎ型のドレイン領域１７’
−ＡとＰ型のドレイン領域１７’ −Ｂを形成する。次
に、透明導電膜を堆積Ｌ、バターニングして画素電極ｉ
９’、Ａ、４等の金属簿膜を堆積し、バターニングして
ソース線１８′を形成する。
コーニング社製７０５９）といった絶縁性基板１２′上
に、金属薄膜を堆積し、パターニングしてゲート電極１
５′を形成する。次に、プラスｆｆ０ＶＤ法により、Ｏ
’ＶＤＳｉＯ，ゲート絶縁膜、非晶質シリコン薄膜、リ
ンドープしたＮ型非晶質シリコン薄膜を連続で堆積する
。次に、パターニングして、チャンネル部の非晶質シリ
コン薄膜１５ Ｚ、′とＮ型のソース・ドレイン領域１
６′と１７′を形成する１次に、ドし・イン領域１７′
の一部１７’−Ｂのみを開口したレジストをマスクにし
てボロンなイオン打込みし、Ｎ型のドレイン領域１７’
−ＡとＰ型のドレイン領域１７’ −Ｂを形成する。次
に、透明導電膜を堆積Ｌ、バターニングして画素電極ｉ
９’、Ａ、４等の金属簿膜を堆積し、バターニングして
ソース線１８′を形成する。
第１図と、同様に、ドレイン領域１７′は、画素電極１
９′をｊＨ接接続する。ＰＮ接合は、非晶質シリコンの
方が多結晶シリコン薄膜よりできやすいため第２の経路
による抵抗値は、やや高めになるが、元来、非晶質シリ
コンは移動度が低く、ＯＮ抵抗が高いため、問題になる
レベルではない導電膜の場合を示（、ているが、Ｐ型の
半導体薄膜や真性半導体簿膜と透明導電膜の場合でもか
まわない。
９′をｊＨ接接続する。ＰＮ接合は、非晶質シリコンの
方が多結晶シリコン薄膜よりできやすいため第２の経路
による抵抗値は、やや高めになるが、元来、非晶質シリ
コンは移動度が低く、ＯＮ抵抗が高いため、問題になる
レベルではない導電膜の場合を示（、ているが、Ｐ型の
半導体薄膜や真性半導体簿膜と透明導電膜の場合でもか
まわない。
［発明の効果］
本発明により、半導体薄膜を透明導電膜の接触領域をＰ
型、Ｎ型に分離することで次のよう７．ｃ効果が生まれ
る。
型、Ｎ型に分離することで次のよう７．ｃ効果が生まれ
る。
プロセス温度マージンが５００℃から４５０℃と増える
ため、プラズマ発生装置等によるプラズマ電荷による、
ダメージを解除することが可能になり、閾値電圧を安定
に制御することができろ。
ため、プラズマ発生装置等によるプラズマ電荷による、
ダメージを解除することが可能になり、閾値電圧を安定
に制御することができろ。
し、たがって液晶表示装置の表示むらを少なくすること
が可能である。
が可能である。
本実施例は半導体薄膜として、多結晶シリコン、非晶質
シリコンを用いて説明Ｉ７ているが上記以外のもの、例
えばＴＯ，ＯａＳ、Ｏｄ、Ｓθ等でもよい。
シリコンを用いて説明Ｉ７ているが上記以外のもの、例
えばＴＯ，ＯａＳ、Ｏｄ、Ｓθ等でもよい。
また、本実施例は、Ｎ型の半導体薄膜を、透明
第１図（α）、（ｈ）は、本発明の第１の実施例であり
、Ｎグ・ヤンネル多結晶シリコン薄膜トランジスターの
平面図（α）と断面図（ｈ）である第２図は、アクティ
ブマトリックス基板の等価回路図である。 第３図は、液晶パネルの断面構造を示す図である。 第４図は、コブラナー構造の多結晶シリコン薄膜トラン
ジスターを示す図。第５図は、逆スタガー構造の非晶質
シリコン薄１漠トランジスターの断面構造を示す図であ
る。 第６図は、Ｐ型、Ｎ型の半導体領域と透明導電膜の接触
抵抗の温度依存性を示す図である。 第７図は、ＰＮ接合リーク電流の電圧依存性を示す図で
ある。 第８図（α） （ｂ）は、本発明の第２の実施例を示す
図であり、Ｎチャンネル非晶質シリコン薄膜トランジス
ターの平面図（α）と断面図（ｂ）である。 １・・・・・・・・・データ線群 ２・・・・・・・・・走査線群 ５・・・・・・・・・薄膜トランジスター４・・・・・
・・・・画素を極 ５・・・・・・・・・アクティブマトリクス基板６・・
・・・・・・・対向電極 ７・・・・・・・・・対向基板 ８・・・・・・・・・液 晶 ９・・・・・・・・・スペーサ・− 〇・・・・・・・・・上偏光板 １・・・・・・・・・下偏光板 ”ｔ１２’・・・・・・絶縁性基板 ３、．１５−・・・・・シリコン薄膜 ４ 、１４’・・・・・・ゲート絶縁膜５ ｔ
１ ５’ ・・・ ・・・ ゲ − ト フでＥ
極６ 、’１６ ’・・・・・・ソース領域’ ＊
１７’・・・・・・ドレイン領域８ 、１８’・・・・
・・ソース線 ９ 、１９’・・・・・・画素電極 ０・・・・・・・・・層間絶縁膜 １・・・・・・・・・単結晶薄膜のＰＮ接合リーク電流
曲線 ２２−・・・・・・・・・非晶質薄膜のＰＮ接合リーク
、電流曲線 ３・・・・・・・・・多結晶薄膜のＰＮ接合リーク電流
曲線 以 上
、Ｎグ・ヤンネル多結晶シリコン薄膜トランジスターの
平面図（α）と断面図（ｈ）である第２図は、アクティ
ブマトリックス基板の等価回路図である。 第３図は、液晶パネルの断面構造を示す図である。 第４図は、コブラナー構造の多結晶シリコン薄膜トラン
ジスターを示す図。第５図は、逆スタガー構造の非晶質
シリコン薄１漠トランジスターの断面構造を示す図であ
る。 第６図は、Ｐ型、Ｎ型の半導体領域と透明導電膜の接触
抵抗の温度依存性を示す図である。 第７図は、ＰＮ接合リーク電流の電圧依存性を示す図で
ある。 第８図（α） （ｂ）は、本発明の第２の実施例を示す
図であり、Ｎチャンネル非晶質シリコン薄膜トランジス
ターの平面図（α）と断面図（ｂ）である。 １・・・・・・・・・データ線群 ２・・・・・・・・・走査線群 ５・・・・・・・・・薄膜トランジスター４・・・・・
・・・・画素を極 ５・・・・・・・・・アクティブマトリクス基板６・・
・・・・・・・対向電極 ７・・・・・・・・・対向基板 ８・・・・・・・・・液 晶 ９・・・・・・・・・スペーサ・− 〇・・・・・・・・・上偏光板 １・・・・・・・・・下偏光板 ”ｔ１２’・・・・・・絶縁性基板 ３、．１５−・・・・・シリコン薄膜 ４ 、１４’・・・・・・ゲート絶縁膜５ ｔ
１ ５’ ・・・ ・・・ ゲ − ト フでＥ
極６ 、’１６ ’・・・・・・ソース領域’ ＊
１７’・・・・・・ドレイン領域８ 、１８’・・・・
・・ソース線 ９ 、１９’・・・・・・画素電極 ０・・・・・・・・・層間絶縁膜 １・・・・・・・・・単結晶薄膜のＰＮ接合リーク電流
曲線 ２２−・・・・・・・・・非晶質薄膜のＰＮ接合リーク
、電流曲線 ３・・・・・・・・・多結晶薄膜のＰＮ接合リーク電流
曲線 以 上
Claims (3)
- （１）絶縁性基板上に、パターン形成された第１の半導
体薄膜に、透明導電膜を接続した薄膜半導体装置におい
て、前記第１の半導体薄膜と透明導電膜の接触部をＮ型
とＰ型の第２の半導体薄膜に分離し、前記、Ｎ型、Ｐ型
の第２の半導体薄膜の両方に透明導電膜を並列接続する
ことを特徴とする薄膜半導体装置。 - （２）前記第１の半導体薄膜は、Ｎ型の非単結晶シリコ
ン薄膜であることを特徴とする請求項１記載の薄膜半導
体装置。 - （３）前記第１の半導体薄膜は、Ｎ型の非単結晶シリコ
ン薄膜からなる薄膜トランジスターのソースあるいはド
レイン領域であることを特徴とする請求項２記載の薄膜
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015621A JPH02196223A (ja) | 1989-01-25 | 1989-01-25 | 薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015621A JPH02196223A (ja) | 1989-01-25 | 1989-01-25 | 薄膜半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02196223A true JPH02196223A (ja) | 1990-08-02 |
Family
ID=11893781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015621A Pending JPH02196223A (ja) | 1989-01-25 | 1989-01-25 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02196223A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081362A (ja) * | 2005-09-14 | 2007-03-29 | Samsung Sdi Co Ltd | 透明薄膜トランジスタ及びその製造方法 |
-
1989
- 1989-01-25 JP JP1015621A patent/JPH02196223A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081362A (ja) * | 2005-09-14 | 2007-03-29 | Samsung Sdi Co Ltd | 透明薄膜トランジスタ及びその製造方法 |
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