JPH021961A - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
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- JPH021961A JPH021961A JP63144314A JP14431488A JPH021961A JP H021961 A JPH021961 A JP H021961A JP 63144314 A JP63144314 A JP 63144314A JP 14431488 A JP14431488 A JP 14431488A JP H021961 A JPH021961 A JP H021961A
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004020 conductor Substances 0.000 claims abstract description 49
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- 239000010408 film Substances 0.000 abstract description 7
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
この５１明は、画像情報を人力するための半導体装置雪
、等間隔で設置ｊられた能ｆｉＩＪ素子とを右づる゛ト
導体木了を基板上に複数個線状に−１【べる半導体装置
の製造７’Ｊ法に関する。
、等間隔で設置ｊられた能ｆｉＩＪ素子とを右づる゛ト
導体木了を基板上に複数個線状に−１【べる半導体装置
の製造７’Ｊ法に関する。
第４図は従来のこの種の゛１′導体装置を示１図（・あ
り、ぞのうら第４図（ａ）は止面図、第１１図（ｂ）番
よ止面図Ｃある５、第す図は能動素子３の配１ｍ／間隔
を説明するだめの図である。
り、ぞのうら第４図（ａ）は止面図、第１１図（ｂ）番
よ止面図Ｃある５、第す図は能動素子３の配１ｍ／間隔
を説明するだめの図である。
図にＪ３いて、１は基板、２は塁根１トに設けられた半
導体素子、３は半導体素子２土に形成された画像人力用
の能動素子、４【よ半導体素子２」−に形成された電極
、５は阜仮１十に形成された２９休回路、６は基板１ど
ゝＦ導体素ｒ２とを接合する接合材、７は１・ｈ極４と
導体回路すを接続しでいる導体細線Ｃある。
導体素子、３は半導体素子２土に形成された画像人力用
の能動素子、４【よ半導体素子２」−に形成された電極
、５は阜仮１十に形成された２９休回路、６は基板１ど
ゝＦ導体素ｒ２とを接合する接合材、７は１・ｈ極４と
導体回路すを接続しでいる導体細線Ｃある。
８ａは同一半導体素子２トの能動素子３の配置ｖ１゛間
隔、ε３ｂは隣接づる半導体素子２」−の能？）＋素子
３の船首間隔である。
隔、ε３ｂは隣接づる半導体素子２」−の能？）＋素子
３の船首間隔である。
次に１−記に示した半導体装置のｌＩ！Ｊ造工稈に工程
て説明する。あらかじめ所定の大きさに１．ＩＪ断され
た半導体素子２は、半導体装−ｆ ２のＬにある位置合
せマークと、基板１のＬにある位置合Ｖマークを利用し
、接合装置を用いて（ｉ７ Ｗ合Ｕされ、接合材６を用
いては械的あるいは化学的に基数１に接合される。半導
体索子２が基板１上に複数個必要な場合は、」−記の作
業をくり返し行い、必要数を接合する３、このとさ、隣
接する半導体索子２においては、２上導体索子２上の能
動素子３の配置間隔８ａが、隣接する半導体索子２の継
さ゛合わけ部にＪ３い（ち同一ぐあるように、つまり隣
接ηる半導体装ｆの配置間隔８ｂが配置間隔８ａと同一
になるに−うに、半導体索子２を基板１１−に順次接合
しなければならない。次に、半導体素子２−１−の電極
４とス・１応する基板１上の導体回路すをＪ５７７いに
導体細線７を用いて電気的に結線りる。この導体回路５
１よ例えばテスト用端子として用いられＣいる。
て説明する。あらかじめ所定の大きさに１．ＩＪ断され
た半導体素子２は、半導体装−ｆ ２のＬにある位置合
せマークと、基板１のＬにある位置合Ｖマークを利用し
、接合装置を用いて（ｉ７ Ｗ合Ｕされ、接合材６を用
いては械的あるいは化学的に基数１に接合される。半導
体索子２が基板１上に複数個必要な場合は、」−記の作
業をくり返し行い、必要数を接合する３、このとさ、隣
接する半導体索子２においては、２上導体索子２上の能
動素子３の配置間隔８ａが、隣接する半導体索子２の継
さ゛合わけ部にＪ３い（ち同一ぐあるように、つまり隣
接ηる半導体装ｆの配置間隔８ｂが配置間隔８ａと同一
になるに−うに、半導体索子２を基板１１−に順次接合
しなければならない。次に、半導体素子２−１−の電極
４とス・１応する基板１上の導体回路すをＪ５７７いに
導体細線７を用いて電気的に結線りる。この導体回路５
１よ例えばテスト用端子として用いられＣいる。
（発明が解決しようどする課題）
従来の半導体装置は以上のようなＴ稈で製造され、前述
のように配置間隔８ａと８ｂを同一・にしくｉ ｔＪれ
ばならない。この場合、接合装置にＪ、り配？１間隔ε
３ａど８ｂ（通常６０μｍ）が同一（６０７１７ｎ±５
ｔｌｍ ）となる位置に配置し、その後前ｊホしたＪ
、うに接合４４６を用いて半導体索子２をＪ、を根１に
化石１Ｊる１、接合材６が固まる場合の接合材の膨張あ
るいは収縮により配置間隔８ａと８ ｂが同一どムら・
ｒ、この１．？ｉ差は（あらかじめ１ａ合装置にＪ：す
ｒ想し除去ぐきないという問題点があった。また配置間
隔８ａど８ｂが同一にイ１らないことに伴い導体細線７
の線長にばらつきが生ずるという問題点しあった。。
のように配置間隔８ａと８ｂを同一・にしくｉ ｔＪれ
ばならない。この場合、接合装置にＪ、り配？１間隔ε
３ａど８ｂ（通常６０μｍ）が同一（６０７１７ｎ±５
ｔｌｍ ）となる位置に配置し、その後前ｊホしたＪ
、うに接合４４６を用いて半導体索子２をＪ、を根１に
化石１Ｊる１、接合材６が固まる場合の接合材の膨張あ
るいは収縮により配置間隔８ａと８ ｂが同一どムら・
ｒ、この１．？ｉ差は（あらかじめ１ａ合装置にＪ：す
ｒ想し除去ぐきないという問題点があった。また配置間
隔８ａど８ｂが同一にイ１らないことに伴い導体細線７
の線長にばらつきが生ずるという問題点しあった。。
この発明は上記のような問題点を解消するためになされ
たｂの（・、複数の２上導体素子の能動索子を等間隔に
整列させることができる半導体装置装ｊ青す法を１“Ｉ
ることを［−１的とりる。。
たｂの（・、複数の２上導体素子の能動索子を等間隔に
整列させることができる半導体装置装ｊ青す法を１“Ｉ
ることを［−１的とりる。。
（課題を解決りるための手段）
この発明に係る）１′導体装置製造方法は、電極と、等
間隔で設置ノられた能動素子とを有する１（導体克子を
１．を板上に複数周線状に並べる゛ｒ導体装置製造方法
であって、前記半導体素子を挿入する穴をイｉする薄膜
を準備す゛る工程と、前記穴につき出した導体を前記薄
膜上に形成Ｊ゛る１稈と、前記半導体水子を前記穴に挿
入し、前記導体の位置に合せて前記導体と前記各半導体
素子の電極とを接続することにより、前記複数の半導体
素子の能動素子を等間隔に整列さ“Ｉる■稈と、前記薄
膜に接続された面間半導体素子を前記基板［に取り付け
る工程とを廂えた構成としている。。
間隔で設置ノられた能動素子とを有する１（導体克子を
１．を板上に複数周線状に並べる゛ｒ導体装置製造方法
であって、前記半導体素子を挿入する穴をイｉする薄膜
を準備す゛る工程と、前記穴につき出した導体を前記薄
膜上に形成Ｊ゛る１稈と、前記半導体水子を前記穴に挿
入し、前記導体の位置に合せて前記導体と前記各半導体
素子の電極とを接続することにより、前記複数の半導体
素子の能動素子を等間隔に整列さ“Ｉる■稈と、前記薄
膜に接続された面間半導体素子を前記基板［に取り付け
る工程とを廂えた構成としている。。
（作用〕
この発明における薄膜は、半導体素子を挿入する穴と、
前記穴につき出した導体とを右し、半導体素子を前記穴
に仲人し、＋ｆｉｆ記導体の位置に合Ｕて前記導体の位
置に合せて前記導体と半導体索子の′電極とを接続する
ことにより、複数の半導体素子の能動素子を等間隔に整
列さける。
前記穴につき出した導体とを右し、半導体素子を前記穴
に仲人し、＋ｆｉｆ記導体の位置に合Ｕて前記導体の位
置に合せて前記導体と半導体索子の′電極とを接続する
ことにより、複数の半導体素子の能動素子を等間隔に整
列さける。
（実施例）
第１図はこの発明の一実施例である半導体装置製造方法
の工程で作られる薄膜９を示１図、第２図はこの発明で
用いられる半導体素子２上の電極４の構造を示ず一部Ｉ
Ｆ面図、第３図（よ第１図の薄１１Ｑ９を第２図に／１
１シた基数２に接続した状態で第１図に承り一△−１３
線に沿って切断した断面図である。図にＪ３いＣ１９ａ
は薄膜９の両側に設（〕られた送り穴、９ｂは半導体索
子２を挿入する穴である。、 １０は導体回路であり、
前記穴につき出している部分を先端１０ ａとし、スリ
膜９十一部分を終端１０ ｂとしている１、１１は電極
４−［に形成された突起電極Ｃある。。
の工程で作られる薄膜９を示１図、第２図はこの発明で
用いられる半導体素子２上の電極４の構造を示ず一部Ｉ
Ｆ面図、第３図（よ第１図の薄１１Ｑ９を第２図に／１
１シた基数２に接続した状態で第１図に承り一△−１３
線に沿って切断した断面図である。図にＪ３いＣ１９ａ
は薄膜９の両側に設（〕られた送り穴、９ｂは半導体索
子２を挿入する穴である。、 １０は導体回路であり、
前記穴につき出している部分を先端１０ ａとし、スリ
膜９十一部分を終端１０ ｂとしている１、１１は電極
４−［に形成された突起電極Ｃある。。
次に、製造■稈について説明ザる。中央部に半導体索子
２を挿入イＪる穴が聞（〕られ、かつ熱的。
２を挿入イＪる穴が聞（〕られ、かつ熱的。
化学的に安定なポリイミドの様な物質で伯られたｔｉ９
膜９Ｌに穴９【）ら含めて銅から成る１漠を−・面に張
りイ・１け、写真蝕刻技術等を用いて１つの半導体片、
ｒ ２．１の電極４の位置と等しく、かつ複数の半導
体Ａｆ２を取り付りたときにすべての半導体索子２１−
の能動索子３の間隔が等しくむるＪ：うなイ◇冒に精１
σよく（１１μｍ）導体回路１０を形成する。１この場
合、導体回路１０の先端１０ ａ ｉ；Ｌ半導体索子２
の入る穴９ｂにつき出した形状になる様にし゛（’ ＋
Ｉ３ ＜ −＋ 一方、半導体索子２トの電極４０） 、Ｊ＝に、メツキ
技術等を用いて金などより成る突起電極１１を形成りる
ことににす、導体回路１０と電極３どをＩと着しやすい
ようにする。次に薄膜９と半導体索子２を位７１合わせ
する。この場合、導体回路の先端１０ａは突起電ＭＡ１
１に合う様に作られているので、導体回路の先端１０ａ
ど突起電極１１を位置合ＵすることにＪ、り薄ＰＩ）、
９と半導体索子２との位置合わＶができる。その後熱
圧石の技術等を用いてｉｎ体回路１０の先端１０ａど突
起電極１１とを接合りる。この接続状態の断面図を示し
たのが第３図Ｃある。
膜９Ｌに穴９【）ら含めて銅から成る１漠を−・面に張
りイ・１け、写真蝕刻技術等を用いて１つの半導体片、
ｒ ２．１の電極４の位置と等しく、かつ複数の半導
体Ａｆ２を取り付りたときにすべての半導体索子２１−
の能動索子３の間隔が等しくむるＪ：うなイ◇冒に精１
σよく（１１μｍ）導体回路１０を形成する。１この場
合、導体回路１０の先端１０ ａ ｉ；Ｌ半導体索子２
の入る穴９ｂにつき出した形状になる様にし゛（’ ＋
Ｉ３ ＜ −＋ 一方、半導体索子２トの電極４０） 、Ｊ＝に、メツキ
技術等を用いて金などより成る突起電極１１を形成りる
ことににす、導体回路１０と電極３どをＩと着しやすい
ようにする。次に薄膜９と半導体索子２を位７１合わせ
する。この場合、導体回路の先端１０ａは突起電ＭＡ１
１に合う様に作られているので、導体回路の先端１０ａ
ど突起電極１１を位置合ＵすることにＪ、り薄ＰＩ）、
９と半導体索子２との位置合わＶができる。その後熱
圧石の技術等を用いてｉｎ体回路１０の先端１０ａど突
起電極１１とを接合りる。この接続状態の断面図を示し
たのが第３図Ｃある。
複数の半導体索子の場合乙、同様のくり返して・、薄膜
９に半導体素子２を接合して行く。導体回路１０は粘度
良く出来ているので、導体回路１０の先端１０ａに突起
電極１１を合わせることで、隣接づる半導体索子２の配
置１１１１陶８ｔ）（第％ｊ図参照）も正しく調整され
る。又、この状態で導体回路１０のＦ４端１０ｂにテス
ト用の釘を当℃ることで、第４図のように導体回路５に
接続せずとも、動作試験ら＋１１能である、１ 次に、このａ９膜９と半導体素子２が一体になったムの
を１ｇ合材を用いて図示しない基板に取りｆ−１ｃノる
ことＣ半導体装置が完成する。このとき、半導体索子２
のみをＪ、を板に接着してらＪ、いし、薄膜９し一緒に
１．１板に接着して０よい。この場合、各゛１４Ｉり林
木ｆ２【よ導体回路１０と簿膜９にＪ：り位置関係が規
制されＣいるので従来のように接合材の膨張前にＪ：す
、隣ＩＷ ＩＪ−る゛ｌ′導体索子２−［の能動木ｆ：
３の配置間ｍ（３ｂに変化は〕１じない１、また、［−
記実施例の基板として、第４図のようにｉ！９体回路５
が形成されたＪ、を扱１を用い、導体回路１０と５を導
体細線７を用い）ス続した場合で５、上記のように配置
間隔８ｂに変化が牛しないの（゛導体細線７の線長し１
べて香しくなる。
９に半導体素子２を接合して行く。導体回路１０は粘度
良く出来ているので、導体回路１０の先端１０ａに突起
電極１１を合わせることで、隣接づる半導体索子２の配
置１１１１陶８ｔ）（第％ｊ図参照）も正しく調整され
る。又、この状態で導体回路１０のＦ４端１０ｂにテス
ト用の釘を当℃ることで、第４図のように導体回路５に
接続せずとも、動作試験ら＋１１能である、１ 次に、このａ９膜９と半導体素子２が一体になったムの
を１ｇ合材を用いて図示しない基板に取りｆ−１ｃノる
ことＣ半導体装置が完成する。このとき、半導体索子２
のみをＪ、を板に接着してらＪ、いし、薄膜９し一緒に
１．１板に接着して０よい。この場合、各゛１４Ｉり林
木ｆ２【よ導体回路１０と簿膜９にＪ：り位置関係が規
制されＣいるので従来のように接合材の膨張前にＪ：す
、隣ＩＷ ＩＪ−る゛ｌ′導体索子２−［の能動木ｆ：
３の配置間ｍ（３ｂに変化は〕１じない１、また、［−
記実施例の基板として、第４図のようにｉ！９体回路５
が形成されたＪ、を扱１を用い、導体回路１０と５を導
体細線７を用い）ス続した場合で５、上記のように配置
間隔８ｂに変化が牛しないの（゛導体細線７の線長し１
べて香しくなる。
Ｌｌ ｌｘの、ノ；うに、この発明によれば、″Ｊ！：
４体素子を挿入り−る穴と前記穴につき出した導体とを
４１”Ｊるａ？膜を説け、ｖ２り体素子を前記穴に仲人
し、面間導体の位置に合せて前記導体の位置に合せて萌
ｌ、Ｌ！ ’Ｉ９体と半導体素子の電（々とを接続する
ことにより、′ＥＪ数の半導体水子の能りＪ素子を等間
隔に整列さ（ｔ、各半導体装ｒの位置関係が導体と薄膜
により規制されるようにしたのη・従来のＪ、うに半導
体Ａ：子を接合材により基板に接合した１３３合に、１
８合材のＶ、張等により隣接づる゛ト尋体索子１−の能
？）＋索ｆ間隔がばらつくことがないという効果がある
。
４体素子を挿入り−る穴と前記穴につき出した導体とを
４１”Ｊるａ？膜を説け、ｖ２り体素子を前記穴に仲人
し、面間導体の位置に合せて前記導体の位置に合せて萌
ｌ、Ｌ！ ’Ｉ９体と半導体素子の電（々とを接続する
ことにより、′ＥＪ数の半導体水子の能りＪ素子を等間
隔に整列さ（ｔ、各半導体装ｒの位置関係が導体と薄膜
により規制されるようにしたのη・従来のＪ、うに半導
体Ａ：子を接合材により基板に接合した１３３合に、１
８合材のＶ、張等により隣接づる゛ト尋体索子１−の能
？）＋索ｆ間隔がばらつくことがないという効果がある
。
また、導体を！＾扱」−にあるテスト用等の導体に結線
としくも、その結線長にばらつきが生じることｈ慧１い
という効果がある。
としくも、その結線長にばらつきが生じることｈ慧１い
という効果がある。
第１図はこの発明の′＃′：導体装首製造方法のＬ稈で
用いる薄膜を示す図、第２図はこの発明で用いる半導体
索子の一部ＩＶ面図、第３図は簿膜を半導体装ｆに接続
した場合の断面図、第４図は従来の半導体装置を示す図
、第５５図は能動索子２の配置１１間隔を示す図である
。。 図において、２は半導体素子、３は能動ｔｉ子、４は電
極、９は薄１摸、９ｂは穴、１０ ｔ、を導体回路であ
る１゜ なお、各図中同一符号は同一または相当部分を小（」。
用いる薄膜を示す図、第２図はこの発明で用いる半導体
索子の一部ＩＶ面図、第３図は簿膜を半導体装ｆに接続
した場合の断面図、第４図は従来の半導体装置を示す図
、第５５図は能動索子２の配置１１間隔を示す図である
。。 図において、２は半導体素子、３は能動ｔｉ子、４は電
極、９は薄１摸、９ｂは穴、１０ ｔ、を導体回路であ
る１゜ なお、各図中同一符号は同一または相当部分を小（」。
Claims (1)
- （１）電極と、等間隔で設けられた能動素子とを有する
半導体素子を基板上に複数個線状に並べる半導体装置製
造方法であって、 前記半導体素子を挿入する穴を有する薄膜を準備する工
程と、 前記穴につき出した導体を前記薄膜上に形成する工程と
、 前記半導体素子を前記穴に挿入し、前記導体の位置に合
せて前記導体と前記各半導体素子の電極とを接続するこ
とにより、前記複数の半導体素子の能動素子を等間隔に
整列させる工程と、 前記薄膜に接続された前記半導体素子を前記基板上に取
り付ける工程とを備えた半導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144314A JPH021961A (ja) | 1988-06-10 | 1988-06-10 | 半導体装置製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144314A JPH021961A (ja) | 1988-06-10 | 1988-06-10 | 半導体装置製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021961A true JPH021961A (ja) | 1990-01-08 |
Family
ID=15359208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144314A Pending JPH021961A (ja) | 1988-06-10 | 1988-06-10 | 半導体装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH021961A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0747955A2 (de) * | 1995-06-07 | 1996-12-11 | Deutsche Telekom AG | Hybridschaltung und Verfahren zur Herstellung derselben |
| DE19904138B4 (de) * | 1999-02-03 | 2008-10-16 | Deutsche Telekom Ag | Verfahren zur Herstellung von Kontakthügeln für die Chipeinbettung in Dünnfilmanordnungen |
| KR20240055036A (ko) | 2021-08-27 | 2024-04-26 | 티에스엠 씨오., 엘티디. | 내수해 부상식의 종합 방재 절수 건축 구조물 |
-
1988
- 1988-06-10 JP JP63144314A patent/JPH021961A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0747955A2 (de) * | 1995-06-07 | 1996-12-11 | Deutsche Telekom AG | Hybridschaltung und Verfahren zur Herstellung derselben |
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