JPH02195463A - 情報処理装置 - Google Patents

情報処理装置

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Publication number
JPH02195463A
JPH02195463A JP1458889A JP1458889A JPH02195463A JP H02195463 A JPH02195463 A JP H02195463A JP 1458889 A JP1458889 A JP 1458889A JP 1458889 A JP1458889 A JP 1458889A JP H02195463 A JPH02195463 A JP H02195463A
Authority
JP
Japan
Prior art keywords
level
input
interrupt
output control
central processing
Prior art date
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Pending
Application number
JP1458889A
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English (en)
Inventor
Hiromi Oishi
博見 大石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP1458889A priority Critical patent/JPH02195463A/ja
Publication of JPH02195463A publication Critical patent/JPH02195463A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は情報処1装電の改良に関し、#に入出力装置か
ら中央処理装置に対して割込みを発生ず為割込み制御方
式に関す為。
(従来の技術) 従来、との種の入出力割込み制御方式は、第2図に示す
ように中央処理装置21、主記憶装置22、eらびにバ
スインターフェースユニット23がそれぞれシステムバ
ス24に接続され、入出力バス2Sを介して複数の入出
力制御装置26〜28がバスインターフエースユニツ)
23に対して接続されている。
ここで、221はカレントレベル保持回路。
231はINTレベル保持回路、281,271゜28
1はそれぞれ入出力レベル1〜3保持回路である。
このシステムで動作すみタスクには各レベルが割当てら
れ、レベルの高いものが走行する。現在の走行レベルは
、中央処理装置21の内部に保持されている。各入出力
制御装置28〜2Bにもそれぞれレベルが割当てられ、
該当する入出力ドライバ(タスクの一つ)には入出力制
御装置と同じレベルが割付けられている。
入出力ドライバは当該入出力制御装置へスタートの指示
を出力した後、入出力制御装置の終了割込み待ちとなり
、当該タスクはサスペンドして待ち状聾になる。
動作の終了時、入出力制御装置は設定されてい為自身の
レベルで、中央処理装置21に対して入出力割込みを発
生させる。その間、バスインターフェースユニット23
は入出力バス25を介して入出力制御装置26〜2aよ
り送られて色九割込みを一時的に保留し、システムバス
24を介して中央処理装置21へ割込む。しかし、中央
処理袋[21のレベルが入出力制御装置26〜28の割
込みレベルより高い場合、中央処理装置21はNAK応
答を返送する。そのとき、中央処理装置21によるレベ
ルの高いタスクの実行は終了してい為ので、バスインタ
ーフェースユニット23ではレベルの変更通知を待つ。
レベル変更通知を受けると、バスインターフェースユニ
ット23は、再度、中央処理装置21への割込みを発生
する。
(発明が解決しようとする課題) 上述し九従来の情報処理装置の割込み制御方式では、バ
スインターフェースユニットから中央処理装置への割込
みに対してNAK応答が返送されり場合、バスインター
フェースユニットで入出力制御装置の割込み要求を保持
している。
そのトキ、バスインターフェースユニットハ既に1mの
割込み要求を保持しているため、バスインターフェース
配下の他の入出力制御装置で現在の中央処理装置の走行
レベルよりも高いレベルの割込みが発生して本、当該入
出力制御装置の割込み要求は侍なされてしまうと匹う欠
点がある。
本発明の目的は、バスインターフェースユニットにお匹
て保持している割込みレベルと、入出力制御装置からの
割込み要求のレベルとを比較し。
比較結果、後者のレベルが高い場合には、保持している
割込みレベルを要求している入出力制御装置へNAK応
答を返し、後者の割込み要求を中央処理装置へ通知する
ことによって上記欠点を除去し、レベルの高い割込みが
待たされゐことのないよう忙構成した情報処理装置を提
供することにある。
(課題を解決する九めの手段) 本発明によ為情報処理装置は、中央処理装置と。
主記憶装置と、バスインターフェースユニットと、シス
テムバスと、複数の・入出力制御部と、入出力バスとを
具備して構成し虎ものである。
システムバスは中央処理装置、主記憶装置、々ラヒ<バ
スインターフェースユニットを相互に接続すゑためのも
のである。
入出力ハスハハスインターフェースユニット。
シよび複数の入出力制御部を相互に接続するためのもの
であ為。
中央処1装置はカレントレベル保持回路を備え。
カレントレベル保持回路は第1の入出力制御部からの割
込み時だ、カレントレベルと割込=”)レベルとを比較
し、カレントレベルより割込みレベルが高くないとき釦
は割込みを拒否するためのものである。
バスインターフェースユニットはINTレベル保持回路
と、比較回路とをJL備して構成し虎ものである。
INTレベル保持回路は、第1の入出力制御装置から中
央処理装置への割込みが拒否された場合には上配割込み
を保持して努き、レベル変更通知を受けたときに再割込
みができるようにするための亀のである。
比較回路は、中央処理装置より割込みの拒否されている
ときに第2の入出力制御装置より割込みを受けると、保
持しているレベルと要求レベルとを比較し、要求レベル
が低いとき釦は第2の入出力制御装置に拒否応答を返し
、q1求レベルが高いときには第1の入出力制御装置へ
拒否応答を返す丸めのものである。
(実施例) 次に、本発明について図面を参照して説明する。
m1図は1本発明による情報処理装置の一実施例を示す
ブロック図である。
m1図において、11は中央処理装置、12は主起tH
Ilf、 13はバスインターフェースユニット、14
G2システムバス、 I Bハ入出力ハス。
16〜18はそれぞれ第1〜第8の入出力制御装置壁、
131はINTレベル保持回路、132は比較回路、1
81,171,181はそれぞれ入出力レベル1〜3保
持回路である。
いま、中央処理装置1111がレベル20で動作してい
る亀のとする。そのとき、i[1の入出力制御装置ts
よりバスインターフェースユニット13を介してレベル
30の入出力割込み要求が中央処理装fl111へ通知
され虎ものと仮定する。
中央処理装置11はレベル30の割込みに対するNAK
応答を送出し、レベル2aのタスクを走行させる。その
とき、バスインター7エースユニツト13はレベル2G
の入出力割込み要求を内部に保持しているので、IE2
の入出力制御装置17よりレベル10の入出力割込み要
求がバスインターフェースユニット13へ通知される。
バスインターフェースユニット13Gt、保持している
レベル30とレベル10とを比較し、レベル10の割込
み要求を受付けると判断する。これニヨって、バスイン
ターフェースユニット13はレベル3Gの割込み要求を
第1の入出力制御装置16へNAK応答として返送し、
レベル1Gの割込み要求を祈念に中央処理装置11へ通
知する。
レベル10の要求はカレントレベル20より高い要求で
あるなめ、レベル1Gの入出力割込み要求を受けた中央
処理装置11はレベル2aの処理全中止し、レベル10
のタスクへ移行して第2の入出力制御装置1)のタスク
をサービスする。
(発明の効果) 以上説明したように本発明は、バスインターフェースユ
ニットにおいて保持して論る割込みレベルと、入出力制
御装置からの割込み要求のレベルとを比較し、比較結果
、後者のレベルが高い場合には、保持している割込みレ
ベルを要求してhる入出力制御装置へNAK応答を返し
、後者の割込み要求を中央処理装置へ通知する仁とによ
って。
バスインターフェースユニットの内部にNAK応答を受
けて保持されている入出力割込みが存在する場合、より
高いレベルの入出力割込み要求を受け、中央処理装置へ
通知することがでI4という効果がある。これくよって
、高いレベルの入出力割込みをより早くサービスできる
という効果がある。
【図面の簡単な説明】
11EI図は、本発明による情報処理装置の一実施例を
示すブロック図であ為。 第2図は、従来技術による情報処1装置の一例を示すブ
ロック図である。 11.21・・・中央処理装置 12.22・・・主記憶装置 13.23・・・バスインターフェースユニット 14.24・・・システムバス 1g、2!I・・・入出力バス 16〜111.28〜28・・−入出力制御装置131
.231・争・INTレベル保持回路132−・・比較
回路 181.171,181,261.2フ1゜281−・
・入出力レベル保持回路

Claims (1)

    【特許請求の範囲】
  1. 中央処理装置と、主記憶装置と、バスインターフェース
    ユニットと、前記中央処理装置、前記主記憶装置、なら
    びに前記バスインターフェースユニットを相互に接続す
    るためのシステムバスと、複数の入出力制御部と、前記
    バスインターフェースユニットおよび前記複数の入出力
    制御部を相互に接続するための入出力バスとを具備し、
    且つ、前記中央処理装置は第1の入出力制御部からの割
    込み時にカレントレベルと割込みレベルとを比較し、前
    記カレントレベルより前記割込みレベルが高くないとき
    には前記割込みを拒否するためのカレントレベル保持回
    路を具備し、且つ、前記バスインターフェースユニット
    は前記第1の入出力制御装置から前記中央処理装置への
    割込みが拒否された場合には前記割込みを保持しておき
    、レベル変更通知を受けたときに再割込みができるよう
    にするためのINTレベル保持回路と、前記中央処理装
    置より前記割込みの拒否されているときに第2の出力制
    御装置より割込みを受けると、前記保持しているレベル
    と要求レベルとを比較し、前記要求レベルが低いときに
    は前記第2の入出力制御装置に拒否応答を返し、前記要
    求レベルが高いと口には前記第1の入出力制御装置へ拒
    否応答を返すための比較回路とを具備して構成したこと
    を特徴とする情報処理装置。
JP1458889A 1989-01-24 1989-01-24 情報処理装置 Pending JPH02195463A (ja)

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JP1458889A JPH02195463A (ja) 1989-01-24 1989-01-24 情報処理装置

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JPH02195463A true JPH02195463A (ja) 1990-08-02

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ID=11865330

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JP1458889A Pending JPH02195463A (ja) 1989-01-24 1989-01-24 情報処理装置

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