JPH02194654A - ゲート駆動型セルの並列接続構造を備えた半導体装置の製造方法 - Google Patents
ゲート駆動型セルの並列接続構造を備えた半導体装置の製造方法Info
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- JPH02194654A JPH02194654A JP1450689A JP1450689A JPH02194654A JP H02194654 A JPH02194654 A JP H02194654A JP 1450689 A JP1450689 A JP 1450689A JP 1450689 A JP1450689 A JP 1450689A JP H02194654 A JPH02194654 A JP H02194654A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多数のゲート駆動型セルを並列接続したパワ
ーＭＯ３ＦＥＴ、ＩＧＢＴ （伝導度変調型ＭＯ５ＦＥ
Ｔ）等の半導体装置の製造方法に関する。
ーＭＯ３ＦＥＴ、ＩＧＢＴ （伝導度変調型ＭＯ５ＦＥ
Ｔ）等の半導体装置の製造方法に関する。
パワーＭＯ５ＦＥＴやＩＧＢＴ等のゲート駆動型パワー
トランジスタは多数のゲート駆動型セルを並列接続した
構造を有しており、ゲート電圧制御により主電極間に大
電流を流すものである。
トランジスタは多数のゲート駆動型セルを並列接続した
構造を有しており、ゲート電圧制御により主電極間に大
電流を流すものである。
例えばパワーＭＯ３ＦＥＴの断面構造は、第３図に示す
如く、Ｎ＋型半導体基板１上に成長されたＮ型エピタキ
シャル層２と、これに島状に形成されたＰボディー３と
、Ｐボディー３内に島状に形成されたＮ＋型ソース領域
４と、ゲート酸化膜５上に形成されたゲート電極として
のポリシリコンゲート６と、ソース領域４に接続するソ
ース電極７と、Ｎ＋型半導体基板１の裏面側に被着され
た共通ドレイン電極８とを有しており、各セルＣ１〜Ｃ
ａのゲート電極６同士はポリシリコン又は金属の共通配
線９を以て互いに接続されていると共に、各セルＣ１〜
Ｃ１のソース電極７同士も金属の共通配線１０を以て互
いに接続されている。即ち、単位ＭＯ３ＦＥＴで構成さ
れるゲート駆動型セルの複数のゲート電極は、第４図に
示すように、１本の共通配線９に接続され、複数のソー
ス電極も１本の共通配線１０に接続され、ゲート駆動型
パワートランジスタはゲート駆動型セルの並列接続構造
を有している。
如く、Ｎ＋型半導体基板１上に成長されたＮ型エピタキ
シャル層２と、これに島状に形成されたＰボディー３と
、Ｐボディー３内に島状に形成されたＮ＋型ソース領域
４と、ゲート酸化膜５上に形成されたゲート電極として
のポリシリコンゲート６と、ソース領域４に接続するソ
ース電極７と、Ｎ＋型半導体基板１の裏面側に被着され
た共通ドレイン電極８とを有しており、各セルＣ１〜Ｃ
ａのゲート電極６同士はポリシリコン又は金属の共通配
線９を以て互いに接続されていると共に、各セルＣ１〜
Ｃ１のソース電極７同士も金属の共通配線１０を以て互
いに接続されている。即ち、単位ＭＯ３ＦＥＴで構成さ
れるゲート駆動型セルの複数のゲート電極は、第４図に
示すように、１本の共通配線９に接続され、複数のソー
ス電極も１本の共通配線１０に接続され、ゲート駆動型
パワートランジスタはゲート駆動型セルの並列接続構造
を有している。
上記のパワーＭＯ３ＦＥＴのチップにおいては、唯一の
セルが不良であれば、そのチップは全体として不良とな
る。不良の原因としてはゲート電極６とソース領域４と
の絶縁不良が主なものであるが、複数のゲート電極６が
１本の共通配線９で接続されているため、ある一つのセ
ルのゲート・ソース間が絶縁不良となれば、−蓮托生的
にチップそのものが不良となる。
セルが不良であれば、そのチップは全体として不良とな
る。不良の原因としてはゲート電極６とソース領域４と
の絶縁不良が主なものであるが、複数のゲート電極６が
１本の共通配線９で接続されているため、ある一つのセ
ルのゲート・ソース間が絶縁不良となれば、−蓮托生的
にチップそのものが不良となる。
一方、近年パワー素子の大電流化が要請されているが、
並列接続のセルの個数が増加すると、その分歩留りが低
下する。例えば、ｎ個のセルで構成されるパワーＭＯ３
ＦＥＴの歩留りを０．８とすると、２ｎ個のセルで構成
されるパワーＭＯ３ＦＥＴの歩留りは（０，８） ”
＝０．６４となる。即ち、大容量化した素子の歩留りは
もとの素子の歩留りの面積比（セル個数比）のべき乗と
なり、大容量化が進むほど、歩留りが急激に低下する。
並列接続のセルの個数が増加すると、その分歩留りが低
下する。例えば、ｎ個のセルで構成されるパワーＭＯ３
ＦＥＴの歩留りを０．８とすると、２ｎ個のセルで構成
されるパワーＭＯ３ＦＥＴの歩留りは（０，８） ”
＝０．６４となる。即ち、大容量化した素子の歩留りは
もとの素子の歩留りの面積比（セル個数比）のべき乗と
なり、大容量化が進むほど、歩留りが急激に低下する。
そこで、本発明は、まず各ゲート電極に個別導体部を接
続形成することによって、これらを用いて予めゲート電
極とソース電極との絶縁不良を試験し、その後各個別導
体部を共通導体部で分枝状に接続形成し、しかる後不良
セルの個別導体部と共通導体部との接続を切断すること
により、通常は不良チップとなるべきものをその不良セ
ルのみを排除することによって、はぼ１００％の歩留り
とするゲート駆動型セルの並列接続構造を備えた半導体
装置を提供することにある。
続形成することによって、これらを用いて予めゲート電
極とソース電極との絶縁不良を試験し、その後各個別導
体部を共通導体部で分枝状に接続形成し、しかる後不良
セルの個別導体部と共通導体部との接続を切断すること
により、通常は不良チップとなるべきものをその不良セ
ルのみを排除することによって、はぼ１００％の歩留り
とするゲート駆動型セルの並列接続構造を備えた半導体
装置を提供することにある。
上記課題を解決するために、本発明の講じた手段は、第
１の独立電極と第２の独立電極を備え第１の独立電極を
ゲート電極とするゲート駆動型セルが単一チップ内で２
以上並列接続されてなる半導体装置の製造方法において
、各第１の独立電極に対して互いに非接続の個別導体部
を接続形成すると同時に、第２の独立電極同士を互いに
第２の共通導体部で接続する工程と、各セルの第１の独
立電極と第２の独立電極との絶縁不良を試験して絶縁不
良セルを記憶する工程と、各個別導体部同士を第１の共
通導体部で分枝状に接続形成する工程と、絶縁不良セル
の個別導体部と第１の共通導体部との接続を切断する工
程とを有するものである。
１の独立電極と第２の独立電極を備え第１の独立電極を
ゲート電極とするゲート駆動型セルが単一チップ内で２
以上並列接続されてなる半導体装置の製造方法において
、各第１の独立電極に対して互いに非接続の個別導体部
を接続形成すると同時に、第２の独立電極同士を互いに
第２の共通導体部で接続する工程と、各セルの第１の独
立電極と第２の独立電極との絶縁不良を試験して絶縁不
良セルを記憶する工程と、各個別導体部同士を第１の共
通導体部で分枝状に接続形成する工程と、絶縁不良セル
の個別導体部と第１の共通導体部との接続を切断する工
程とを有するものである。
かかる手段によれば、製造途中における個別導体部の形
成は不良セルの試験用電極としての意義を有し、不良セ
ルの試験記憶を第１の共通導体部形成前に行うことがで
きる。この各個別導体部は第１の共通導体部の接続形成
によって、これに対して分枝状に配列されることになる
が、不良セルにおける個別導体部と第１の共通導体部と
の重畳被着部位をさけた個別導体部の部分に対する切断
は比較的容易で、その切断によって不良セルが並列接続
構造から排除されるので、セル並列集積度がいかなる場
合であってもほぼ１００％の歩留りを達成できる。
成は不良セルの試験用電極としての意義を有し、不良セ
ルの試験記憶を第１の共通導体部形成前に行うことがで
きる。この各個別導体部は第１の共通導体部の接続形成
によって、これに対して分枝状に配列されることになる
が、不良セルにおける個別導体部と第１の共通導体部と
の重畳被着部位をさけた個別導体部の部分に対する切断
は比較的容易で、その切断によって不良セルが並列接続
構造から排除されるので、セル並列集積度がいかなる場
合であってもほぼ１００％の歩留りを達成できる。
次に、本発明の実施例を添付図面に基づいて説明する。
第１図（Δ）〜（Ｃ）は、本発明に係るゲート駆動セル
の並列接続構造を備えた半導体装置の製造方法の一実施
例における各製造プロセスを示す実体平面図であ、る。
の並列接続構造を備えた半導体装置の製造方法の一実施
例における各製造プロセスを示す実体平面図であ、る。
第２図（Ａ）〜（Ｃ）は、同実施例の各製造プロセスに
おけるセルの等価回路図である。
おけるセルの等価回路図である。
本実施例はパワーＭＯ３ＦＥＴへの適用例であり、チッ
プ上には多数のゲート駆動型セルＣ３〜Ｃｎが作り込ま
れている。各セルＣ＋ ”” Ｃｎにはストライプ状の
ポリシリコンゲートＧ１〜Ｇｎが形成されている。
プ上には多数のゲート駆動型セルＣ３〜Ｃｎが作り込ま
れている。各セルＣ＋ ”” Ｃｎにはストライプ状の
ポリシリコンゲートＧ１〜Ｇｎが形成されている。
まず、第１図（Ａ）及び第２図（Ａ）に示す如く、ポリ
シリコンゲートＧ、〜Ｑｎの両端部にコンタクト部Ｓを
介して金属製の矩形個別導体部ＴＩ−Ｔｎを被着する。
シリコンゲートＧ、〜Ｑｎの両端部にコンタクト部Ｓを
介して金属製の矩形個別導体部ＴＩ−Ｔｎを被着する。
これでポリシリコンゲートＧｌ−Ｇｎと矩形個別導体部
Ｔ、〜Ｔｎとが互いに独立的に導通する。矩形個別導体
部Ｔ、〜Ｔｎの大きさはプローブの接触が可能な程度で
良い。また、この矩形個別導体部ＴＩ−Ｔｎの形成と同
時に、各ソース領域（図示せず）を矩形個別導体部間に
沿ってコンタクト部Ｕ１〜Ｕｎを介して金属製のソース
共通配線部Ｖで接続する。これらの金属被着工程は単一
のマスクで行うことができる。なお、各セルのドレイン
Ｄは既にドレイン共通電極２０で接続されている。また
第１図中では層間絶縁膜の図示を省略しである。
Ｔ、〜Ｔｎとが互いに独立的に導通する。矩形個別導体
部Ｔ、〜Ｔｎの大きさはプローブの接触が可能な程度で
良い。また、この矩形個別導体部ＴＩ−Ｔｎの形成と同
時に、各ソース領域（図示せず）を矩形個別導体部間に
沿ってコンタクト部Ｕ１〜Ｕｎを介して金属製のソース
共通配線部Ｖで接続する。これらの金属被着工程は単一
のマスクで行うことができる。なお、各セルのドレイン
Ｄは既にドレイン共通電極２０で接続されている。また
第１図中では層間絶縁膜の図示を省略しである。
次に、第１図（Ａ＞及び第２図（Ａ）に示す状態のチッ
プについて各セルＣ８〜Ｃ１の絶縁不良試験を行う。こ
の試験方法は、一方のプローブをソース共通配線部■又
はそのポンディングパッドに接触させ、他のプローブを
各矩形個別導体部Ｔ、〜Ｔｎに順次接触させつつ各セル
のゲート・ソース間の絶縁不良を検出するものである。
プについて各セルＣ８〜Ｃ１の絶縁不良試験を行う。こ
の試験方法は、一方のプローブをソース共通配線部■又
はそのポンディングパッドに接触させ、他のプローブを
各矩形個別導体部Ｔ、〜Ｔｎに順次接触させつつ各セル
のゲート・ソース間の絶縁不良を検出するものである。
ここで今、例えばセルＣ２のゲート・ソース間が破線で
示す如く絶縁不良であるとすると、 このセルＣ２を記
憶しておく。なお、矩形個別導体部Ｔ１〜Ｔｎの形成は
製造完成前において各ゲート・ソース間を個別的に絶縁
試験できる意義を有する。
示す如く絶縁不良であるとすると、 このセルＣ２を記
憶しておく。なお、矩形個別導体部Ｔ１〜Ｔｎの形成は
製造完成前において各ゲート・ソース間を個別的に絶縁
試験できる意義を有する。
次に、第１図（Ｂ）及び第２図（Ｂ）に示す如く、列設
された矩形個別導体部Ｔ１〜Ｔｎに金属製のゲート共通
配線部Ｘをブリッジ状に被着する。各矩形個別導体部Ｔ
、 ＝ Ｔ ｎとゲート共通配線部Ｘとは重畳被着部
位ＷＩ−Ｗｎで接続される。
された矩形個別導体部Ｔ１〜Ｔｎに金属製のゲート共通
配線部Ｘをブリッジ状に被着する。各矩形個別導体部Ｔ
、 ＝ Ｔ ｎとゲート共通配線部Ｘとは重畳被着部
位ＷＩ−Ｗｎで接続される。
次に、第１図（Ｃ）及び第２図（Ｃ）に示す如く、前試
験工程で得たセルＣ２の不良情報に基づいて、セルＣ２
における個別導体部Ｔ２の重畳被着部位Ｗ２ をさけた
部分をレーザー等により切断除去する。この切断によっ
て、セルＣ２のポリシリコンゲートＧ２ とゲート共通
配線Ｘとが不導通となる。電気的には不良セルＣ２が並
列接続構造から排除される。したがってセル数ｎ−１個
で構成される良品のパワーＭＯ５ＦＥＴが製造されたこ
ととなる。なお、切断箇所は非重畳被着部分であるので
、確実且つ容易な切断を行うことができる。
験工程で得たセルＣ２の不良情報に基づいて、セルＣ２
における個別導体部Ｔ２の重畳被着部位Ｗ２ をさけた
部分をレーザー等により切断除去する。この切断によっ
て、セルＣ２のポリシリコンゲートＧ２ とゲート共通
配線Ｘとが不導通となる。電気的には不良セルＣ２が並
列接続構造から排除される。したがってセル数ｎ−１個
で構成される良品のパワーＭＯ５ＦＥＴが製造されたこ
ととなる。なお、切断箇所は非重畳被着部分であるので
、確実且つ容易な切断を行うことができる。
かかる製造方法によれば、並列接続構造を備えたパワー
ＭＯ３ＦＥＴ、ＩＧＢＴ等の歩留りをほぼ１００％とす
ることができ、低コスト化に寄与する。ただ、不良セル
を排除すると、その分、電流容量が減少するので、電流
容量のバラツキ範囲、即ち不良セル比率のバラツキ範囲
が一定値内の素子を良品素子とすべきである。
ＭＯ３ＦＥＴ、ＩＧＢＴ等の歩留りをほぼ１００％とす
ることができ、低コスト化に寄与する。ただ、不良セル
を排除すると、その分、電流容量が減少するので、電流
容量のバラツキ範囲、即ち不良セル比率のバラツキ範囲
が一定値内の素子を良品素子とすべきである。
以上説明したように、本発明に係るゲート駆動型セルの
並列接続構造を備えた半導体装置の製造方法は、複数の
ゲート電極に直接接続する共通導体部を形成するのでは
なく、まず各ゲート電極の絶縁試験を可能とすべき個別
導体部を夫々形成した後、複数の個別導体部を共通導体
部で分枝状に接続し、しかる後不良セルに係る個別導体
部とその共通導体部との接続を切断除去するものである
から、次の効果を奏する。
並列接続構造を備えた半導体装置の製造方法は、複数の
ゲート電極に直接接続する共通導体部を形成するのでは
なく、まず各ゲート電極の絶縁試験を可能とすべき個別
導体部を夫々形成した後、複数の個別導体部を共通導体
部で分枝状に接続し、しかる後不良セルに係る個別導体
部とその共通導体部との接続を切断除去するものである
から、次の効果を奏する。
即ち、不良セルを含む半導体装置でも、それを排除して
良品にできるので、セル集積度の増大化に対応して歩留
りがほぼ１００％で大電流容量化を図ることができる。
良品にできるので、セル集積度の増大化に対応して歩留
りがほぼ１００％で大電流容量化を図ることができる。
第１図（Δ）〜（Ｃ）は、本発明に係るゲート駆動型セ
ルの並列接続構造を備えた半導体装置の製造方法の一実
施例における各製造プロセスを示す実体平面図である。 第２図（Ａ）〜（Ｃ）は、同実施例における各製造プロ
セスを示す等価回路図である。 第３図は、従来のゲート駆動型セルの並列接続構造を備
えた半導体装置の一例を示す縦断面図である。 第４図は、同従来例を示す等価回路図である。 Ｃ１〜Ｃｎ ゲート駆動型セル、６１〜Ｇｎ ポリ
シリコンゲート、Ｓ、Ｕ、〜Ｕｎ コンタクト部、Ｔ
１〜Ｔｎ 矩形個別導体部、■ ソース共通配線部、
Ｘ ゲート共通配線部、Ｗ１〜Ｗｎ 重畳被着部位
９ｎ ドレイン北通常温− 乏ジ ］ 区 第 図
ルの並列接続構造を備えた半導体装置の製造方法の一実
施例における各製造プロセスを示す実体平面図である。 第２図（Ａ）〜（Ｃ）は、同実施例における各製造プロ
セスを示す等価回路図である。 第３図は、従来のゲート駆動型セルの並列接続構造を備
えた半導体装置の一例を示す縦断面図である。 第４図は、同従来例を示す等価回路図である。 Ｃ１〜Ｃｎ ゲート駆動型セル、６１〜Ｇｎ ポリ
シリコンゲート、Ｓ、Ｕ、〜Ｕｎ コンタクト部、Ｔ
１〜Ｔｎ 矩形個別導体部、■ ソース共通配線部、
Ｘ ゲート共通配線部、Ｗ１〜Ｗｎ 重畳被着部位
９ｎ ドレイン北通常温− 乏ジ ］ 区 第 図
Claims (1)
- （１）第１の独立電極と第２の独立電極を備え第１の独
立電極をゲート電極とするゲート駆動型セルが単一チッ
プ内で２以上並列接続されてなる半導体装置の製造方法
であって、 各第１の独立電極に対して互いに非接続の個別導体部を
接続形成すると同時に、第２の独立電極同士を互いに第
２の共通導体部で接続する工程と、各セルの第１の独立
電極と第２の独立電極との絶縁不良を試験して絶縁不良
セルを記憶する工程と、 各個別導体部同士を第１の共通導体部で分枝状に接続形
成する工程と、 該絶縁不良セルの個別導体部と第１の共通導体部との接
続を切断する工程と、 を含むことを特徴とするゲート駆動型セルの並列接続構
造を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1450689A JPH02194654A (ja) | 1989-01-24 | 1989-01-24 | ゲート駆動型セルの並列接続構造を備えた半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1450689A JPH02194654A (ja) | 1989-01-24 | 1989-01-24 | ゲート駆動型セルの並列接続構造を備えた半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02194654A true JPH02194654A (ja) | 1990-08-01 |
Family
ID=11862955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1450689A Pending JPH02194654A (ja) | 1989-01-24 | 1989-01-24 | ゲート駆動型セルの並列接続構造を備えた半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02194654A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014027271A (ja) * | 2012-07-25 | 2014-02-06 | Internatl Rectifier Corp | ロバストヒューズ付トランジスタ |
-
1989
- 1989-01-24 JP JP1450689A patent/JPH02194654A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014027271A (ja) * | 2012-07-25 | 2014-02-06 | Internatl Rectifier Corp | ロバストヒューズ付トランジスタ |
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