JPH02192367A - フレームシンクロナイザ - Google Patents

フレームシンクロナイザ

Info

Publication number
JPH02192367A
JPH02192367A JP1011648A JP1164889A JPH02192367A JP H02192367 A JPH02192367 A JP H02192367A JP 1011648 A JP1011648 A JP 1011648A JP 1164889 A JP1164889 A JP 1164889A JP H02192367 A JPH02192367 A JP H02192367A
Authority
JP
Japan
Prior art keywords
write
line
read
readout
frame memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1011648A
Other languages
English (en)
Inventor
Hiroshi Yoshii
寛 吉井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP1011648A priority Critical patent/JPH02192367A/ja
Publication of JPH02192367A publication Critical patent/JPH02192367A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Synchronizing For Television (AREA)
  • Television Systems (AREA)
  • Image Input (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は符号化した画信号の同期変換を行うフレームシ
ンクロナイザに関するものである。
「従来の技術」 画信号の同期変換を行う、ものとして、フレームシンク
ロナイザがある。この装置はフレームメモリに対して読
出と書込のタイミングを独立に持つことにより、同期変
換を実現するものである。このフレームシンクロナイザ
においては、一般に読出と書込のタイミングが異なるこ
とから、これら2つの動作には追越しが発生する。
「発明が解決しようとする課題」 ところで、従来のフレームシンクロナイザで扱う画信号
は符号化されていないため、追越しが発生してもそのと
きに画信号が1フレーム切り替わるだけで再生時の画像
が乱れると言う問題はなかった。しかし、近年、フレー
ムメモリ、伝送路およびこれらに関連する装置の経済化
などの必要から符号化しf:、画信号を扱うようになり
、このため、従来のフレームシンクロナイザでは追越し
部分において符号が不連続になり、復号時に誤りが生じ
て再生画像が乱れると言う問題が発生した。
これを回避するために、符号化された画信号を一度復号
してこれをフレームシンクロナイザの入力とし、さらに
、フレームシンクロナイザの出力を再び符号化するとい
うことが従来行われたが、経済性の点で問題があった。
この発明は、上述した事情に鑑みてなされたもので、符
号化された画信号の同期蚊換において、読出と書込の追
越しが発生するときの復号誤りによる再生画像の乱れを
解消することができ、しかも、経済的不利益がないフレ
ームシンクロナイザを提供することを目的としている。
「課題を解決するための手段」 上記課題を解決するために、゛この発明においては、符
号化された画信号を蓄積するフレームメモリと、このフ
レームメモリに対する書込および読出のタイミングが各
々独立な書込手0段および続出手段を有するフレームシ
ンクロナイザにおいて、前記フレームメモリについての
書込動作と読出動作の追い越しが発生する符号化単位を
検出する追越検出手段と、この追越検出手段によって検
出された符号化単位については前記書込手段の書込動作
を禁止する書込禁止手段とを具備することを特徴としC
いる。
「作用」 追越検出手段によって追い越しが発生する符号化単位が
予め検出され、当該符号化単位についての書込が書込禁
止手段によって禁止される。すなわら、追い越しが発生
する符号化単位については、書込がなされない。
「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。
第1図はこの発明の一実施例の構成を示すブロック図面
である。
図にわいて、1はデュアルポート・フレームメモリ(以
下、単にフレームメモリという)であり、一方のポート
から符号化画信号が書き込まれ、また、記憶された符号
化画信号が他方のボートから読み出されるようになって
いる。この実施例における符号化画信号は、1ライン単
位で符号化が行われており、すなわち、符号化が1ライ
ンに閉じて施されている。
次に、15は入力符号化画信号から書込クロ。
りを生成する書込クロック生成器であり、16は入力符
号化画信号から書込同期信号を生成する同期信号生成器
である。12は書込信号生成器であり、同期信号生成器
16からの書込同期信号の供給を受けて書込アドレスを
生成し、書込クロック生成器16から供給される書込ク
ロック毎に上記書込アドレスを含む書込信号を書込信号
制御器11へ出力する。書込制御器11は、供給された
書込信号に従って、フレームメモリl内の措定されたア
ドレスへ符号化画信号を書き込む指示を行う。
一方、17は参照クロックREF、CLOCKから読出
クロックを生成する読出クロック生成器であり、18は
参照同期信号REF、5YNCから読出同期信号を生成
する読出同期信号生成器である。13は読出同期信号の
供給を受けて読出アドレスの生成を開始し、読出クロッ
ク生成器17から供給される読出クロック毎に読出アド
レスを含む読出信号を出力して符号化画信号をフレ・−
ムメモリ1から読み出す指示を行う読出信号生成器であ
る。
上記構成において、書込信号制御器l器11が書き込み
の指示を行うときのクロックと、読出信号生成器13が
読み出す指示を行うときのクロックとは互いに独立であ
り、これにより、符号化画信号の同期変換がなされるよ
うになっている。上述した各構成は、従来のフレームシ
ンクロナイザにおいても用いられている構成であり、本
実施例が従。
来回路と異なるのは、次の書込禁止制御?314が設け
られている点である。
書込禁止制御器14は、書込信号生成器12、読出信号
生成器13から、それぞれ書き込み動作が行われている
アドレス、読み出し動作が行われているアドレスを連続
的に入力し、これからフレームメモリ上の両者のアドレ
スの差を求める。また、書込禁止制御器14は、書込ク
ロック生成器15、読出クロック生成Z+ 17の出力
から、書込クロックと読出クロックの差を求める。さら
に、求められた2つの差から追越しの発生するラインを
求め、このラインに対して書き込み動作が指令された時
に、この書込動作を禁止する書込禁止信号を書込制御I
llへ出力する。書込制御信号11は、書込禁止信号が
供給されている間は、フレームメモリ1への書込を禁止
するようになっている。
ここで、書込禁止制御器14において、追越しの発生す
るラインL0を求める式の例を示す。
DxvP L o = L p +  、1□、 ・・・・・・(
1)へ〇:書込動作と読出動作のアドレスの差vfl;
書込動作と読出動作がフレームメモリ上を移動する速度
の差(書き込み動作と誂み出し動作のクロックから単位
時間当たりに移動するそれぞれのアドレス数を求め、こ
の差を求めることにより得られる)vP :書き込み動
作または読み出し動作のどちらか先行する動作がフレー
ムメモリ上を移動する速度(クロックから求めることが
できる) At、:lライン上のアドレス数 Lp :先行する動作の位置するライン上0:追越しの
発生するライン 次に、上記構成によるこの実施例の動作について説明す
る。
第2図は、この実施例におけるフレームメモリの書込動
作と読出動作の状態例であり、2□−3゜21−1+2
□−++2++2□、、は画像を構成するラインに対応
するフレームメモリ1内のラインメモリ(以後ラインと
呼ぶ)を示している。3□−5゜31−1 +  31
−1 +  3□、3&□は、各々ライン上で書ぎ込み
が行われている点、4□−3,4□、、。
4、−、.4..4ム、1は、各々ライン上で読み出し
が行われている点をそれぞれのラインに対して同じ位相
で示したものである。→は書き込み動作を示し、中は読
み出し動作を示す。
この場合、書込と読出のタイミングは一般に異なるため
、書込動作と読出動作の各アドレスは、第2図に示すよ
うにライン毎に近付いて行(。すなわち、ライン21.
、において読出および書込のアドレスが図示の関係にあ
れば、ライン2□−fi。
2.1と動作が進む、につれて各アドレスが近づき、ラ
イン2Lで動作の追越しが発生する。
書込禁止制御器14は、前述した(1)式に基づいて、
書込と読出の追越しが発生するライン2゜を事前に察知
し、このライン2□における書込を禁止すべく、ライン
2□の書込タイミングにおいて、書込信号制御器11に
対し書込禁止信号を供給する。この結果、ライン2Iに
ついては、書込が行われない。一方、書込信号生成器1
2は、書き込み動作禁止中のラインに対しても、書き込
み信号を生成する。すなわち、書込動作は禁止されるが
、書込タイミング自体は琳続して保持される。
また、読出信号生成器13による読み出し動作は、自身
のタイミングにより通常通りに行なわれる。
そして、書き込みアドレスが追越し発生ラインの次のラ
イン2□0.に達したときには、書込禁止制御器14は
書き込み禁止信号を解除する。この結果、書込信号制御
器11は、追い越しが発生したライン2□の次のライン
210.から書き込みを再開する。このとき、読出動作
と書込動作の追越しは既に終了しており、符号化tp位
内での追い越しがないため、ライン上で符号が不連続に
ならず、復号時の画像の乱れが回避される。一方、従来
のフレームシンクロナイザでは書き込み動作と読み出し
動作の追越しが発生するラインで書き込み動作を停止し
ないため、読み出し内容は不連続な符号となりiu号誤
りの原因が生じる。
なお、実施例においては、符号化単位を1ラインとした
が、符号化単位を1ラインとしなくても(例えば、lラ
インより短い符号化111位の場合においても)追越し
の発生する符号化単位を事前に察知し、書込動作をこの
符号化単位に対してやめることにより、上記実施例と同
様の効果を得ることができる。
また、第2図では読出動作が先行してこれを書込動作が
追いかけるケースを示しているか書込動作が先行し、こ
れを読出動作が追いかけるケースでも本発明の効果は同
じである。
「発明の効果」 以上説明したように、本発明によれば、フレームメモリ
内での書込動作・読出動作の追越しの際に生じる符号の
不連続に起因する復号誤り回避することができ、しかも
、その回避において経済性が良いという利点を得ること
ができる。 また、画情報に符号化を施しであることか
ら、フレームメモリの容量を小さくすることが可能であ
り、フレームメモリの経済化を図ることができる。
【図面の簡単な説明】
第1図は本発明=実施例の構成を示すブロック図、第2
図は同実施例におけるフレームメモリ1の書込動作と読
出動作の状態を示すための説明図である。 1・・・・・・フレームメモリ、21−3 +  21
−* +  2゜+ +  21 +  21□・・・
・・・ライン、31−3 +  31−1 +3、、.
3..3□1・・・・・・書き込みが行われている点、
41−1 +  4l−fi +  41−1 +  
41 +  4i*t ・・・・・・読み出しが行われ
ている点、11・・・・・・書込信号制御器(書込手段
:書込禁止手段)、12・・・・・・書込信号化r1!
iiL’4(書込手段)、13・・・・・・読出信号生
成′14(読出手段)、14・・・・・・書込禁止制御
器(書込禁止手段:追越検出手段)、15・・・・・・
書込クロック生成器(書込手段)、16・・・・・・書
込同期信号生成器(書込手段)、17・・・・・・読出
クロック生成器(読出手段)、18・・・・・・読出同
期信号生成器(読出手段)。

Claims (1)

    【特許請求の範囲】
  1. 符号化された画信号を蓄積するフレームメモリと、この
    フレームメモリに対する書込および読出のタイミングが
    各々独立な書込手段および読出手段を有するフレームシ
    ンクロナイザにおいて、前記フレームメモリについての
    書込動作と読出動作の追い越しが発生する符号化単位を
    検出する追越検出手段と、この追越検出手段によって検
    出された符号化単位については前記書込手段の書込動作
    を禁止する書込禁止手段とを具備することを特徴とする
    フレームシンクロナイザ。
JP1011648A 1989-01-20 1989-01-20 フレームシンクロナイザ Pending JPH02192367A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1011648A JPH02192367A (ja) 1989-01-20 1989-01-20 フレームシンクロナイザ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1011648A JPH02192367A (ja) 1989-01-20 1989-01-20 フレームシンクロナイザ

Publications (1)

Publication Number Publication Date
JPH02192367A true JPH02192367A (ja) 1990-07-30

Family

ID=11783772

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1011648A Pending JPH02192367A (ja) 1989-01-20 1989-01-20 フレームシンクロナイザ

Country Status (1)

Country Link
JP (1) JPH02192367A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05342337A (ja) * 1992-06-12 1993-12-24 Fuji Xerox Co Ltd データ処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05342337A (ja) * 1992-06-12 1993-12-24 Fuji Xerox Co Ltd データ処理装置

Similar Documents

Publication Publication Date Title
EP0153820B1 (en) Digital television signal processing apparatus
EP0146636B1 (en) Synchronizing circuit
JPH087701B2 (ja) デジタルデータのエラー訂正装置
JPS6364674A (ja) 信号処理装置
JPH02192367A (ja) フレームシンクロナイザ
JPH0312874A (ja) ディジタル信号再生装置
US5483389A (en) Reproducing apparatus for temporarily writing reproducing data into memory
JPS62115980A (ja) ビデオ再生記憶装置
KR860002912A (ko) 문자방송 수신장치의 오차정정제어방법 및 그 장치
JPH01290030A (ja) 画像メモリ装置
JP2959055B2 (ja) ビデオ信号切換装置
JP3116968B2 (ja) ディジタル映像信号処理装置
JPS63272191A (ja) 時間軸変動補正回路
JPS5949756B2 (ja) ビデオ信号同期方式
JP2720527B2 (ja) 二重化制御回路
JPH01109440A (ja) エラー修正回路
JPH0379890B2 (ja)
JPH0232702B2 (ja)
JPS596670A (ja) フアクシミリ2次元冗長度抑圧符号器用ラインメモリ回路
JPH11266426A (ja) メモリ制御装置
WO1986007181A1 (en) Method and apparatus for processing data
JPH0667996A (ja) 誤動作検出機能付き速度変換回路
JPH06276490A (ja) 同期変換装置
JPH02154294A (ja) リモートディスプレイシステム
JPH069107B2 (ja) 時間軸補正装置